非易失性半导体存储装置和它的数据写入方法制造方法及图纸

一种非易失性半导体存储装置，具备： 能电改写数据的第一、第二非易失性半导体存储单元； 在所述第一、第二存储单元上同时施加多个写入脉冲来进行写入的写入控制电路， 所述写入控制电路不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加第一预先写入脉冲； 在施加了所述第一预先写入脉冲后，不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加比所述第一预先写入脉冲高出第一电位差的第二预先写入脉冲； 在施加了所述第二预先写入脉冲后，在所述第一、第二存储单元上同时施加具有比所述第二预先写入脉冲低的初始电压且以比所述第一电位差小的第二电位差使电压不断升高的写入脉冲列。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及非易失性半导体存储装置，例如涉及闪存的数据写入。
技术介绍
闪存通过改变存储单元晶体管的浮栅的电荷量(擦除、写入动作)来改变其阈值并存储数据。例如，放出电子，使阈值为负来存储数据“1”，注入电子来存储数据“0”。在NAND闪存中，在读出时被选存储单元的字线上施加例如0V来判别数据。未被选多个存储单元与被选存储单元串联。因此，在未被选存储单元的字线上例如施加4.5V，就必须不依存于该数据而使未被选存储单元为导通状态。因此，在写入时必须进行控制，使被写入的存储单元的阈值为0V以上，并且充分抑制在4.5V以下。为了写入时的存储单元的阈值控制，广泛使用“提高写入电压”的写入方法。该写入方法例如记载在以下的文献中。参考文献Fast and Accurate Programming Method forMulti-level NAND EEPROMs.pp129-130，Digest of 1995 Symposiumon VLSI Technology“提高写入电压”的写入方法利用如果使施加在存储单元上的写入电压以一定比例(例如0.2V/10μsec)增加，阈值电压就以相同的比例(例如0.2V/10μsec)上升的特性。例如每10μsec检测存储单元的阈值，如果存储单元的阈值达到给定的写入校验电压，就抑制写入。据此，把阈值电压控制在离写入校验电压0.2V以内。所述的方法利用阈值电压以一定的比例上升来进行该控制。因此，在写入校验开始以前，使写入电压的初始值充分低，预先进行使阈值以一定比例上升的所谓的预先写入。如上所述，在使用“提高写入电压”的写入方法中，使写入电压的初始值充分低，预先使阈值以一定比例上升的预先写入是必要的。因此，存在写入时间长的事实。
技术实现思路
本专利技术是鉴于所述事实而提出的，其目的在于提供缩短预先写入所需时间，能缩短把预先写入期间和写入期间合计的写入时间的。为了实现所述目的，本专利技术的第一形态的非易失性半导体存储装置具有能电改写数据的第一、第二非易失性半导体存储单元；在所述第一、第二存储单元上同时施加多个写入脉冲来进行写入的写入控制电路。而且，所述写入控制电路不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加第一预先写入脉冲；在施加了所述第一预先写入脉冲后，不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加比所述第一预先写入脉冲高出第一电位差的第二预先写入脉冲；在施加了所述第二预先写入脉冲后，在所述第一、第二存储单元上同时施加具有比所述第二预先写入脉冲低的初始电压且以比所述第一电位差小的第二电位差使电压不断升高的写入脉冲列。为了实现所述目的，本专利技术的第二形态的非易失性半导体存储装置具有能电改写数据的第一、第二非易失性半导体存储单元；在所述第一、第二存储单元上同时施加多个写入脉冲来进行写入的写入控制电路。而且，所述写入控制电路不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加预先写入脉冲；在施加了所述预先写入脉冲后，在所述第一、第二存储单元上同时施加具有比所述预先写入脉冲低的初始电压且以给定的电位差使电压不断升高的写入脉冲列，在施加所述写入脉冲列时，对于检测到达到给定写入状态的存储单元，抑制写入。为了实现所述目的，本专利技术的第三形态的非易失性半导体存储装置的写入控制方法具有不依存于连接公共的字线且分别连接着独立的2条位线的第一、第二存储单元的写入状态，向第一、第二存储单元同时施加第一预先写入脉冲的步骤；在施加所述第一预先写入脉冲后，不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加比所述第一预先写入脉冲高出第一电位差的第二预先写入脉冲的步骤；在施加了所述第二预先写入脉冲后，在所述第一、第二存储单元上同时施加具有比所述第二预先写入脉冲低的初始电压且以比所述第一电位差小的第二电位差使电压不断升高的写入脉冲列的步骤；在施加所述写入脉冲列时，对于检测到达到给定写入状态的存储单元，抑制写入的步骤。为了实现所述目的，本专利技术的第四形态的非易失性半导体存储装置的写入控制方法具有不依存于连接公共的字线且分别连接着独立的2条位线的第一、第二存储单元的写入状态，向第一、第二存储单元同时施加预先写入脉冲的步骤；在施加了所述预先写入脉冲后，在所述第一、第二存储单元上同时施加具有比所述预先写入脉冲低的初始电压且以给定的电位差使电压不断升高的写入脉冲列的步骤；在施加所述写入脉冲列时，对于检测到达到给定写入状态的存储单元，抑制写入的步骤。根据本专利技术，能提供能缩短预先写入所需时间，能缩短把预先写入期间和写入期间合计的写入期间的。附图说明下面简要说明附图。图1是表示本专利技术的一个实施例的非易失性半导体存储装置的一个结构例的框图。图2是表示图1所示的存储单元阵列1的一个结构例的图。图3是表示图2所示的非易失性存储单元M的一个结构例的剖视图。图4是表示图1所示的列控制电路2的一个结构例的框图。图5是表示本专利技术一个实施例的非易失性半导体存储装置的数据和存储单元M的阈值之间关系的图。图6是表示用典型的非易失性半导体存储装置进行的写入方法和它的阈值控制的图。图7是表示用本专利技术一个实施例的非易失性半导体存储装置进行的写入方法和它的阈值控制的图。图8是表示用本专利技术一个实施例的非易失性半导体存储装置进行的写入方法变形例和它的阈值控制的图。图9是表示用本专利技术一个实施例的非易失性半导体存储装置进行的写入方法的数据写入算法的流程图。图10是表示从主机观察的用本专利技术一个实施例的非易失性半导体存储装置进行的数据写入控制方法的定时图表。下面简要说明附图符号。1-存储单元阵列；2-列控制电路；3-行控制电路；4-源线控制电路；5-P阱控制电路；6-数据输入输出缓存器；7-指令接口；8-状态机；11-P型半导体衬底；12-N型阱；13-P型阱；14-N型扩散层；15-隧道绝缘膜；16-浮栅；17-栅间绝缘膜；18-控制栅；BLOCK-存储单元块；Page-页；BL-位线；WL-字线；SG-选择栅线；C-source-公共源线；M-非易失性半导体存储单元；S-选择栅；C-p-well-阱线；DS-数据存储电路。具体实施例方式下面，参照附图，说明本专利技术的一个实施例。在说明时，在所有图中，对公共部分赋予了公共的参照符号。图1是表示本专利技术的一个实施例的非易失性半导体存储装置的一个结构例的框图。须指出的是，在本实施例中，作为非易失性半导体存储装置的一个例子，表示了NAND型闪存，但是本专利技术并不局限于NAND型闪存。存储单元阵列1把非易失性半导体存储单元配置为矩阵状。非易失性半导体存储单元的一个例子是闪存单元。列控制电路2控制存储单元阵列1的位线，进行存储单元的数据擦除、对存储单元的数据写入、来自存储单元的数据的读出。与存储单元阵列1邻接设置了列控制电路2。行控制电路3选择存储单元阵列1的字线，对被选字线施加擦除、写入、读出、写入校验、擦除校验所必要的电压。源线控制电路(C-source控制电路)4控制存储单元阵列1的源线。P阱控制电路(C-p-well控制电路)5控制形成有存储单元阵列1的P型阱。数据输入输出缓存器6通过IO线电连接列控制电路2，通过外部IO信号线电连本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种非易失性半导体存储装置，具备能电改写数据的第一、第二非易失性半导体存储单元；在所述第一、第二存储单元上同时施加多个写入脉冲来进行写入的写入控制电路，所述写入控制电路不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加第一预先写入脉冲；在施加了所述第一预先写入脉冲后，不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加比所述第一预先写入脉冲高出第一电位差的第二预先写入脉冲；在施加了所述第二预先写入脉冲后，在所述第一、第二存储单元上同时施加具有比所述第二预先写入脉冲低的初始电压且以比所述第一电位差小的第二电位差使电压不断升高的写入脉冲列。2.根据权利要求1所述的非易失性半导体存储装置，其特征在于所述第一电位差是所述第二电位差的2倍。3.根据权利要求1所述的非易失性半导体存储装置，其特征在于所述写入脉冲列的初始电压比所述第二预先写入脉冲只低所述第二电位差的4倍。4.根据权利要求1所述的非易失性半导体存储装置，其特征在于在施加所述写入脉冲列时，对于检测到达到给定写入状态的存储单元，抑制写入。5.根据权利要求4所述的非易失性半导体存储装置，其特征在于所述两个第一、第二存储单元连接着公共的字线，分别连接着独立的两条位线，所述写入控制电路在所述字线上施加所述写入脉冲，提高与检测到达到给定写入状态的存储单元对应的位线的电压，抑制写入。6.一种非易失性半导体存储装置，具备能电改写数据的第一、第二非易失性半导体存储单元；在所述第一、第二存储单元上同时施加多个写入脉冲来进行写入的写入控制电路，所述写入控制电路不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加预先写入脉冲；在施加了所述预先写入脉冲后，在所述第一、第二存储单元上同时施加具有比...

【专利技术属性】
技术研发人员：田中智晴，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：