具备稳定地提供期望电流的电路的非易失性存储装置制造方法及图纸

一种非易失性存储装置，包括：　　　　存储阵列，包含各自接受与存储数据对应的数据写入电流并执行数据存储的多个存储单元；　　　　所述存储阵列分割成多个块单元，将在数据写入时并行写入的多比特中的每一部分比特写入这些单元，　　　　所述非易失性存储装置还包括：　　　　多个电流供给部，分别与所述多个块单元对应设置，分别提供所述数据写入电流。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及非易失性存储装置，具体地说，涉及在数据写入时驱动供给电流的电路的电路结构。
技术介绍
近来，可存储非易失的数据的非易失性存储装置成为主流。例如可高度集成的闪速存储器。作为新一代的非易失性存储装置，2000IEEE Digest of Technical Papers，TA7.2，A 10ns Read and WriteNon-Volatile Memory Array Using a Magnetic Tunnel Junction andFET Switch in each Cell中公开了采用薄膜磁性体进行非易失数据存储的MRAM(Magnetic Random Access Memory磁性随机存取存储器)装置。另外，“不揮発性メモル一最前線フラッシュからOUMヘ米Interが描く将来像”、日経マィクロデバィス，日経BP社2002年3月号中，公开了采用所谓薄膜的硫属元素化物的材料进行数据存储的OUM(R)(Ovonic Unified Memories双向一体化存储器)装置。一般地说，在对作为这些非易失性存储装置的存储元件的存储单元执行数据存储时，通常通过施加规定电压，向存储单元供给电流，执行数据的写入。例如，MRAM装置中，一般形成这样的构成，即，为了执行与磁化方向对应的数据存储，向存储单元供给规定的数据写入电流，以施加磁场。因而在数据写入时，必须向成为写入对象的存储单元供给期望的数据写入电流。但是，伴随大容量化的要求，存储阵列的面积增大，用于供给上述数据写入电流等中采用的电源配线等的配线长度有变长的倾向。伴随上述情况，会产生电源配线等的配线电阻增加，由于配线电阻等的电压降而导致从电源配线供给的电压电平变低的情况。因而，有数据写入电流的电流量减少到低于期望值，导致数据写入动作的延迟的问题。
技术实现思路
本专利技术的目的在于提供在数据写入时，通过供给期望的稳定的数据写入电流，可实现高速的数据写入动作的非易失性存储装置。本专利技术的非易失性存储装置包括存储阵列和多个电流供给部。存储阵列包含各自接受与存储数据对应的数据写入电流并执行数据存储的多个存储单元。存储阵列分割成多个块单元，将在数据写入时并行写入的多比特中的每一部分比特写入这些单元。多个电流供给部分别与多个块单元对应设置，分别提供数据写入电流。本专利技术中，由于与多个块单元分别对应地设置多个电流供给部，因而可根据独立的电源电压提供数据写入电流，从而，可以抑制电源配线的配线电阻，供给稳定的数据写入电流，并可执行高精度的数据写入动作。另外，该非易失性存储装置包括存储阵列、写入电流线、电流供给电路以及控制电路。存储阵列包含各自接受与存储数据对应的数据写入电流并执行数据存储的多个存储单元。写入电流线向从多个存储单元中选择的选择存储单元提供数据写入电流。电流供给电路与写入电流线对应设置，在数据写入时激活，将数据写入电流提供给电流供给结点。控制电路在数据写入前从电流供给电路向电流供给结点流入规定电流。另外，还设置了在数据写入前向电流供给结点提供规定电流的控制电路。从而，可以在数据写入开始时立刻提供数据写入电流，可执行高速的数据写入。另外，该非易失性存储装置包括存储阵列、写入电流线、电流供给电路以及生成基准电压的基准电压生成电路。存储阵列包含各自接受与存储数据对应的数据写入电流并执行数据存储的多个存储单元。写入电流线向从多个存储单元中选择的选择存储单元提供数据写入电流。电流供给电路与写入电流线对应设置，在数据写入时激活，提供数据写入电流。电流供给电路包括电压调节电路，其在接收基准电压的输入的同时，将在数据写入时电气连接的写入电流线的电压电平调节到基准电压的电压电平。基准电压生成电路包含电流通路生成部和恒流供给部。电流通路生成部形成与流过写入电流线的数据写入电流的电流通路相同的电流通路。恒流供给部向电流通路生成部提供基准电流。另外，基准电压由恒流供给部和电流通路生成部之间设置的输出结点提供。另外，还设置了将写入电流线的电压电平调节到基准电压的电压电平的电压调节电路和生成基准电压的基准电压生成电路。基准电压生成电路包括电流通路生成部，其形成与数据写入电流的电流通路同样的电流通路。由于基准电压是通过向电流通路生成部提供基准电流而生成的，因而通过调节基准电流的值，可以调节写入电流线的电压电平，提供期望的数据写入电流。从而，可执行高精度的数据写入动作。另外，该非易失性存储装置包括存储阵列、与各个存储单元列分别对应设置的多根位线、第1及第2电源线以及第1及第2电压供给部。存储阵列包括各自接受与存储数据对应的数据写入电流并执行数据存储的行列状配置的多个存储单元。第1电源线与多根位线的一端对应地设置成共用，在数据写入时与多根位线中的至少1根位线电气连接，提供第1电压。第2电源线与多根位线的另一端对应地设置成共用，在数据写入时与多根位线中的至少1根位线电气连接，提供第2电压。第1电压供给部分别与第1电源线的两端对应设置，供给第1电压。第2电压供给部分别与第2电源线的两端对应设置，供给第2电压。另外，设置供给第1电压的第1电源线和供给第2电压的第2电源线，第1电源线的一端及另一端与第1电压连接，第2电源线的一端及另一端与第2电压连接。因而，可以缩短位线和电源线的连接点与电源线的端部的距离。从而，可以向位线提供期望的数据写入电流，执行高精度的数据读出动作。附图说明图1是表示作为本专利技术的实施例1的非易失性存储装置的代表例的MRAM装置1的全体结构的概略方框图。图2是表示具有磁性隧道结的MTJ存储单元的构成的概略图。图3是说明MTJ存储单元的构造及数据存储原理的概念图。图4是表示对MTJ存储单元进行的数据写入电流的提供和隧道磁阻元件的磁化方向的关系的概念图。图5是本专利技术的实施例1的提供数据写入电流的电路带的概念图。图6是表示分割的块单元和外围区域中设置的写驱动器带的结构的概念图。图7A～图7C是详细说明驱动单元在通常时及数据写入时的动作的概念图。图8是说明实施例1的数据写入动作的时序图。图9是本专利技术的实施例2的电流驱动电路的概念图。图10是说明本专利技术的实施例2的数据写入动作的时序图。图11是本专利技术的实施例2的变形例1的电流驱动电路的概念图。图12是说明本专利技术的实施例2的变形例1的数据写入动作的时序图。图13是本专利技术的实施例2的变形例2的电流驱动电路的概念图。图14是生成提供给电流供给部的基准电压的基准电压发生电路的电路结构图和块单元的外围电路图。图15是说明常温动作时(室温时)的星形特性线向低温动作时迁移的情况的概念图。图16是说明常温动作时的星形特性线向高温动作时迁移的情况的概念图。图17是本专利技术的实施例3的数位线驱动器的电路结构图。图18是本专利技术的实施例3的变形例1的数位线驱动器的电路结构图。图19是本专利技术的实施例3的变形例2的数位线驱动器的电路结构图。图20是对数位线驱动器设置的基准电压发生电路的概念图。图21是生成向数位线驱动器供给基准电压的基准电压发生电路和可置换的基准电压发生电路的电路结构图。图22是说明数据写入电流流过位线时的电源配线的阻抗的概念图。图23A～图23C是本专利技术实施例4的写驱动器带的结构图。具体实施例方式参照图面详细说明本专利技术的实施例。另本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储装置，包括存储阵列，包含各自接受与存储数据对应的数据写入电流并执行数据存储的多个存储单元；所述存储阵列分割成多个块单元，将在数据写入时并行写入的多比特中的每一部分比特写入这些单元，所述非易失性存储装置还包括多个电流供给部，分别与所述多个块单元对应设置，分别提供所述数据写入电流。2.如权利要求1所述的非易失性存储装置，其特征在于还包括与各个所述块单元对应设置的至少一根写入电流线，用于在所述数据写入时，向对应的块单元内被作为数据写入对象选择的选择存储单元提供所述数据写入电流，各个所述电流供给部包括第1电源线，在所述数据写入时，与所述写入电流线的一端电气连接，提供第1电压；第2电源线，在所述数据写入时，与所述写入电流线的另一端电气连接，提供第2电压。3.如权利要求2所述的非易失性存储装置，其特征在于，各个所述电流供给部包括与所述第1及第2电源线至少一方对应设置、电气连接到提供给对应的电源线的笫1及第2电压的一方的电容。4.一种非易失性存储装置，包括存储阵列，包含各自接受与存储数据对应的数据写入电流并执行数据存储的多个存储单元；写入电流线，向从所述多个存储单元中选择的选择存储单元提供所述数据写入电流；电流供给电路，与所述写入电流线对应设置，在数据写入时激活，将所述数据写入电流提供给电流供给结点；控制电路，在数据写入前从所述电流供给电路向所述电流供给结点流入规定电流。5.如权利要求4所述的非易失性存储装置，其特征在于所述规定电流和所述数据写入电流设定成相同值。6.一种非易失性存储装置，包括存储阵列，包含各自接受与存储数据对应的数据写入电流并执行数据存储的多个存储单元；写入电...

【专利技术属性】
技术研发人员：大石司，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：