非易失性存储器及其写入方法技术

一种非易失性存储器，包括：字线；与所述字线连接的多个存储单元；以及分别与所述多个存储单元中的一个连接的多根源极线；其特征在于，　　　　该非易失性存储器具有多个源极电压供给电路，该多个源极电压供给电路与所述各源极线连接，取得分别对应的存储单元的写入数据，根据该写入数据把第１源极电压和第２源极电压中的任何一方供给相关的源极线。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及，具体涉及可电擦除/写入的快闪存储器及其写入方法。
技术介绍
近年，在ASIC等的半导体集成电路装置(LSI)中，广泛使用逻辑混载用的快闪存储器。快闪存储器可进行电擦除和写入，是通过把电荷保持在被埋入于栅极氧化膜中的被称为浮动栅极的电分离区域内，即使切断电源，数据也不会消失的非易失性存储器。对于这种快闪存储器，其擦除/写入时间越短越好。快闪存储器的写入包括擦除和编程这2项操作。擦除是降低存储单元(单元晶体管)的阈值的操作，编程是提高阈值的操作，一般，使阈值低的状态与数据“1”对应，反之，使阈值高的状态与数据“0”对应。通常，擦除是以被称为区段的一定程度大小的存储单位进行成批擦除，而编程是以各存储单元(位)单位进行写入。以往，公知有一种可使用任意1位进行擦除的快闪存储器(例如参照专利文献1)。在文献1所公开的结构中，与构成单元阵列的各单元连接的源极线设置成与列单位的各单元相互分离，通过从外部把高电压施加给由地址指定的源极线，并把负电压施加给字线，可擦除单元阵列内的任意位。作为另一例，有一种可使用字节单位擦除在同一字线上连接的多个单元的快闪存储器(例如参照专利文献2)。在文献2所公开的结构中，与各单元连接的源极线在列方向设置成在邻接的单元之间共享，与文献1一样，通过从外部把高电压施加给由地址指定的源极线，并把负电压施加给字线，能够以字节单位对多个存储单元进行一并擦除。在各文献1、2中，单元擦除是通过利用在源极-浮动栅极之间流动的FN(福勒·诺特海姆)隧道电流从浮动栅极中抽出电子来进行。另一方面，编程是通过利用雪崩击穿现象把电子(热电子)注入到浮动栅极内来进行。然而，热电子的发生效率不良，例如对于在编程时流动的100μA左右的漏极电流，流入浮动栅极的电流只是数pA左右。因此，存在的问题是，电流效率不良，在编程时消耗电流增大。因此，近年来为了满足低耗电化的要求，提出了这样一种方式，即，不仅在擦除时，而且在编程时也利用在沟道浮动栅极间流动的FN隧道电流把电力注入到浮动栅极内(例如，参照专利文献3)。在使用隧道电流进行编程的情况下，与使用热电子的情况相比，电流效率可提高约数百倍。然而，在文献1～3所述的以往技术中，不能对在同一字线上连接的所有单元进行一并写入(擦除/编程)。另外，在专利文献3所公开的构成中，虽然通过对单元阵列的沿着列方向的各单元变更基板(阱)电位，可对在同一字线上连接的任意单元进行选择性地擦除/编程，然而不能将所有单元一并写入。结果，存在的问题是，由于1次写入处理的带宽(即，每单位时间的写入位数)小，所以，完成对在1条字线上的所有单元的写入(擦除/编程)所需要的时间长。专利文献1特开平5-342892号公报专利文献2特开平6-251594号公报专利文献3特开平11-177068号公报
技术实现思路
本专利技术之1提供了一种非易失性存储器，包括字线；与所述字线连接的多个存储单元；以及分别与所述多个存储单元中的一个连接的多根源极线。该非易失性存储器包括多个源极电压供给电路，该多个源极电压供给电路与所述各源极线连接，取得各自对应的存储单元的写入数据，根据该写入数据把第1源极电压和第2源极电压中的任何一方供给相关的源极线。本专利技术之2提供了一种非易失性存储器的写入方法，该非易失性存储器包括字线；与所述字线连接的多个存储单元；以及分别与所述多个存储单元中的一个连接的多根源极线。该写入方法包括第1步骤，根据写入数据把第1源极电压和比所述第1源极电压低的第2源极电压中的任何一方供给所述多根源极线；第2步骤，在所述第1步骤后，把用于擦除的第1控制电压供给所述字线；以及第3步骤，在维持在所述第1步骤供给各源极线的电压的状态下，在所述第2步骤后，把用于编程的第2控制电压供给所述字线。本专利技术之3提供了一种非易失性存储器的写入方法，该非易失性存储器包括字线；与所述字线连接的多个存储单元；以及分别与所述多个存储单元中的一个连接的多根源极线。该写入方法包括第1步骤，根据写入数据把第1源极电压和第2源极电压中的任何一方供给所述与各存储单元连接的源极线；第2步骤，在所述第1步骤后，把用于编程的控制电压供给所述字线；以及第3步骤，在维持在所述第1步骤供给各源极线的电压的状态下，在所述第2步骤后，把用于擦除的控制电压供给所述字线。附图说明图1A是本专利技术一实施方式的非易失性存储单元的概略电路图。图1B和图1C是图1A的非易失性存储单元的概略剖面结构图。图2是表示本实施方式的非易失性存储单元的写入方法的说明图。图3是本实施方式的非易失性存储器的概略方框图。图4是图3的非易失性存储器的详细方框图。图5是本实施方式的存储单元的详细电路图。图6是本实施方式的存储单元阵列的电路图。图7是图4所示的源极电压供给电路的电路图。图8是图4所示的基准单元读出电路的电路图。图9是图8的基准单元读出电路的动作波形图。图10是图4所示的基准单元写入数据发生电路的电路图。图11是图4所示的基准单元用Y解码器的电路图。图12是图4所示的基准单元用Y选择栅极的电路图。图13是图4所示的读出基准电流发生电路的电路图。图14是图4所示的Y选择栅极的电路图。图15是图4所示的读出放大器的电路图。图16是图4所示的字线施加电压选择电路的电路图。图17是图16的字线施加电压选择电路的动作波形图。图18是图4所示的字线驱动器的电路图。图19是图18的字线驱动器的动作波形图。图20A是表示数据“0”→“0”的写入的波形图。图20B是表示数据“0”→“1”的写入的波形图。图20C是表示数据“1”→“0”的写入的波形图。图20D是表示数据“1”→“1”的写入的波形图。具体实施例方式图1A～图1C是表示本专利技术一实施方式的非易失性存储单元10的说明图。非易失性存储单元10在本实施方式中是单层多晶硅结构的快闪存储单元，包括存储晶体管11、选择晶体管12以及MOS电容13这3个元件。如图1A～图1C所示，存储晶体管11由在例如P型基板14上把浮动栅极15作为栅极的NMOS晶体管构成，其源极与源极线SL连接。选择晶体管12由在基板14上把选择栅极16作为栅极的NMOS晶体管(在图1B、1C未图示)构成，其源极与位线BL连接，选择栅极16与选择字线SWL连接。存储晶体管11和选择晶体管12的漏极相互连接。MOS电容13是通过在基板14上形成作为控制栅极17的N型扩散层，并在该控制栅极17上隔着绝缘层形成浮动栅极15来构成的。控制栅极17形成在基板14的三阱内(图中，在N阱18内形成的P阱19内)。控制栅极17与控制字线CWL连接。另外，在本实施方式的单层多晶硅结构的存储单元10中，在简称为字线的情况下，是指控制字线CWL。在本实施例中，假定这种存储单元10是处于以下情况使在浮动栅极15内蓄积有电子的状态(阈值高的状态)与数据“0”对应，反之，使在浮动栅极15内未蓄积有电子的状态(阈值低的状态)与数据“1”对应来进行写入。向存储单元10的写入包括擦除和编程这2项操作。擦除是从浮动栅极15中抽出电子，降低存储单元10(存储晶体管11)的阈值的操作。换言之，擦除是把存储单元10的数据从数据“0”改写为数据“1”的操作。如图1B所示，擦除是把作为第1源极电压的高电压(例如6.0V)施本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种非易失性存储器，包括字线；与所述字线连接的多个存储单元；以及分别与所述多个存储单元中的一个连接的多根源极线；其特征在于，该非易失性存储器具有多个源极电压供给电路，该多个源极电压供给电路与所述各源极线连接，取得分别对应的存储单元的写入数据，根据该写入数据把第1源极电压和第2源极电压中的任何一方供给相关的源极线。2.根据权利要求1所述的非易失性存储器，其特征在于，所述第1源极电压大于所述第2源极电压。3.根据权利要求1或2所述的非易失性存储器，其特征在于，还包括一对基准单元，与所述字线连接，各自存储用于在读出时生成成为基准的电流的相互互补的一对数据。4.根据权利要求3所述的非易失性存储器，其特征在于，所述一对基准单元分别与一对源极线连接；所述多个源极电压供给电路包括一对基准单元源极电压供给电路，该一对基准单元源极电压供给电路与和所述各基准单元连接的源极线连接，取得各自对应的基准单元的写入数据，根据该写入数据把所述第1源极电压和第2源极电压中的任何一方供给对应的基准单元。5.根据权利要求1至4中任意一项所述的非易失性存储器，其特征在于，所述多个源极电压供给电路包括响应于根据写入地址所生成的解码信号来将所述写入数据闩锁的闩锁电路。6.根据权利要求5所述的非易失性存储器，其特征在于，所述闩锁电路根据闩锁后的写入数据来输出所述第1源极电压和所述第2源极电压中的任何一方。7.根据权利要求3至6中任意一项所述的非易失性存储器，其特征在于，还包括基准控制电路，该基准控制电路与所述一对基准单元连接，从所述一对基准单元中读出一对数据，根据该读出的一对数据生成所述一对基准单元的一对写入数据。8.根据权利要求7所述的非易失性存储器，其特征在于，所述基准控制电路包括基准单元读出电路，在所述多个存储单元的写入时，在此之前从所述一对基准单元中读出一对数据，判定该读出的一对数据的极性并生成极性信号；以及基准单元写入数据发生电路，与所述基准单元读出电路连接，根据所述极性信号，生成具有分别与当前写入在所述一对基准单元内的一对数据相反的极性的、随后应写入的一对写入数据。9.根据权利要求3至8中任意一项所述的非易失性存储器，其特征在于，所述一对基准单元的一对数据在所述多个存储单元的每次写入时被改写。10.根据权利要求1至9中任意一项所述的非易失性存储器，其特征在于，还包括字线驱动器，与所述字线连接，把用于擦除的第1控制电压和用于编程的第2控制电压选择性供给所述字线。11.根据权利要求10所述的非易失性存储器，其特征在于，所述第2控制电压具有比所述第1控制电压高的电压。12.根据权利要求10或11所述的非易失性存储器，其特征在于，所述字线驱动器包括第1晶体管，在所述擦除时生成所述第1控制电压；第2晶体管，在所述编程时生成所述第2控制电压；以及信号生成电路，在所述擦除时把不超过该第1晶体管的耐压的栅电压供给所述第1晶体管的栅极。13.根据权利要求1至12中任意一项所述的非易失性存储器，其特征在于，还包括选择字线，与所述多个存储单元连接，用于选择所述多个存储单元中的至少一个；所述多个存储单元各自具有单层多晶硅结构，并包括与所述字线连接的电容，与所述源极线连接的存储晶体管，以及与所述选择字线连接的选择晶体管。14.根据权利要求13所述的非易失性存储器，其特征在于，所述选择字线包括第1选择字线和第2选择字线；在所述多个存储单元中，在所述字线方向相邻的2个存储单元各自共有与彼此的选择晶体管连接的位线，所述2个存储单元中的一个存储单元与第1选择字线连接，另一存储单元与第2选择字线连接。15.根据权利要求5至12中任意一项所述的非易失性存储器，其特征在于，还包括选择字线，与所述多个存储单元连接，用于选择所述多个存储单元中的至少一个；所述一对基准单元各自具有单层多晶硅结构，并包括与所述字线连接的电容，与所述源极线连接的存储晶体管，以及与所述选择字线连接的选择晶体管。16.根据权利要求15所述的非易失性存储器，其特征在于，所述选择字线...

【专利技术属性】
技术研发人员：古山孝昭，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：