用于编程非易失性存储单元的改良系统技术方案

双位电介质存储单元（４８）的阵列（４０）包含有多条位线。第一条位线（２０１）形成用于阵列（４０）中列存储单元内的多个存储单元（４８）的每一个的源极区。第二条位线（２０２）形成用于列存储单元内的多个存储单元（４８）的每一个的漏极区。相反导电性的沟道区（５０）位于第一条位线（２０１）和第二条位线（２０２）之间，并与该第一条位线和第二条位线分别形成接合。选择的字线（２１１）位于沟道区（５０）的上方，并在同一行内的多个存储单元（４８）的每一个的上方形成栅极（６０）。多条非选择的字线（２１０、２１２）各平行于选择的字线（２１１），并各在列内多个存储单元（４８）的其中一个并非为该多个存储单元的已选择的其中一个存储单元（４９）的上方形成栅极（６０）。字线控制电路（４６）施加正编程电压（２２０）至选择的字线（２１１），而位线控制电路（４４）同时施加正漏极电压至漏极位线（２０２）和正源极电压至源极位线（２０１），该正源极电压要小于该正漏极电压。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术通常涉及闪存单元装置(flash memory cell device)，更具体地说，涉及在双位电介质存储单元结构编程期间减少短沟道电流漏电的预先充电系统的改良。
技术介绍
公知的电可擦除可编程只读存储器(EEPROM)型浮置栅极闪存使用存储单元，其特征为在结晶硅基板上设有隧道氧化物(SiO2)、在隧道氧化物上的多晶硅浮置栅极、在浮置栅极上的层间电介质(通常为氧化物、氮化物、氧化物堆栈形式)、和在层间电介质上的控制栅极的垂直叠层。在基板内为位于该垂直叠层下方的沟道区，和在沟道区的相对侧的源极和漏极扩散区。通过引导热电子从沟道区注入至浮置栅极以在浮置栅极建立非易失性负电荷，而编程该浮置栅极闪存单元。伴随着控制栅极的高正电压，通过施加漏极至源极偏压即可达成热电子注入。栅极电压将沟道反向，而漏极至源极偏压加速电子朝向漏极。加速的电子获得5.0至6.0电子伏特(eV)的动能，足够越过沟道区和隧道氧化物之间3.2Ev的Si-SiO2能量势垒。当电子加速朝向漏极时，这些与晶格碰撞的电子在控制栅极电场的影响下再朝向Si-SiO2接口，并获得足够的能量以越过势垒。一旦编程了以后，在浮置栅极的负电荷横越过半导体栅极并有增加FET阈值电压的效果，该FET的特征为具有源极区、漏极区、沟道区和控制栅极。在“读取”存储单元期间，可由在预定的控制栅极电压下侦测流经源极和漏极之间电流的大小，而侦测存储单元的已编程和未编程状态。最近已开发出一种电介质存储单元结构。图1的剖视图显示公知的电介质存储单元阵列10a至10f。各电介质存储单元的特征为具有垂直堆栈的绝缘隧道层18、电荷捕获电介质层22、绝缘上氧化物层24及位于结晶硅基板15上的多晶硅控制栅极20。各多晶硅控制栅极20可以是延伸过所有存储单元10a至10f的多晶硅字线的一部分，而使得所有的控制栅极20a至20f为电耦合。在基板15内是关联于各存储单元10的沟道区12，该沟道区12位于垂直堆栈的下方。多个位线扩散区26a至26g的其中一个将各沟道区12与邻接的沟道区12隔离。各位线扩散区26形成各存储单元10的源极区和漏极区。此硅沟道区12、隧道氧化物18、氮化物22、上氧化物24及多晶硅控制栅极20的特定结构通常称之为SONOS装置。与浮置栅极装置相似，SONOS存储单元10由引导热电子从沟道区12注入到譬如氮化硅的电荷捕获电介质层22来编程，而在储存于氮化物层22内的电荷捕获层内建立非易失性的负电荷。再者，伴随着在控制栅极20的高正电压，可通过施加漏极至源极偏压而达到热电子注入的目的。在控制栅极20的高电压将沟道区12反向，而漏极至源极偏压加速电子朝向漏极区。加速的电子获得5.0至6.0电子伏特(eV)的动能，足够越过沟道区12和隧道氧化物18之间3.2eV的Si-SiO2能量势垒。当电子加速朝向漏极区时，这些与晶格碰撞的电子在控制栅极电场的影响下再朝向Si-SiO2接口，并具有足够的能量越过势垒。因为氮化物层储存注入的电子于捕获层(或为电介质层)内，故捕获的电子保持位于靠近漏极区的漏极电荷储存区内。例如，电荷能储存于存储单元10b的漏极位储存区16b。位线26b作用为源极区而位线26c作用为漏极区。可以施加高电压至沟道区20b和漏极区26c，而源极区26b接地。同样地，伴随着在控制栅极的高正电压，可施加源极至漏极偏压，以将热电子注入靠近源极区的源极电荷储存区内。例如，在栅极20b和源极区26b表现高电压时将漏极区26c接地可被用来将电子注入至源极位电荷储存区14b。以此方式，SONOS装置可用来储存两位的数据，一个在源极电荷储存区14(称之为源极位)，另一个在漏极电荷储存区16(称之为漏极位)。由于事实上储存在储存区14的电荷仅增加在储存区14的下方的沟道区12的部分阈值电压，而储存在储存区16的电荷仅增加在储存区16的下方的沟道区12的部分阈值电压，因此可通过侦测储存区14和储存区16之间的沟道区12的区域的沟道反向，而独立地读取各源极位和漏极位。欲“读取”漏极位，可将漏极区接地而将电压施加到源极区以及将稍为较高的电压施加到栅极20。以此方式，靠近源极/沟道接合处的沟道区12的部分将不会反向(因为相关于源极区电压的栅极20电压并不足够来反向沟道)，而流经漏极/沟道接合处的电流可用来侦测由漏极位的编程状态所引起的阈值电压的改变。同样地，欲“读取”源极位，可将源极区接地而将电压施加到漏极区以及将稍为较高的电压施加到栅极20。以此方式，靠近漏极/沟道接合处的沟道区12的部分将不会反向，而流经源极/沟道接合处的电流可用来侦测由源极位的编程状态所引起的阈值电压的改变。在一般的闪存阵列中，当将一个所选择的存储单元编程时，行和列结构会产生问题。在列内的各存储单元与列内的另一存储单元分享共享的源极位线和漏极位线。以此方式，若在列内的其它存储单元当施加漏极至源极偏压时，在源极位线和漏极位线之间电流泄漏，则此电流泄漏会减少该偏压的大小，因而减少编程电荷，而如此会引起共享相同位线的非选择的存储单元的非计划中的部分编程，并且会降低编程速度，以及增加编程电流的消耗。当内存阵列应用需要较小存储单元结构时，较小存储单元结构的短沟道效应增加对于非选择的存储单元的击穿现象的可能性，由此令人对于上述的电流泄漏问题倍感困扰。因此需要有一种用于编程双位电介质存储单元的改良的系统，该双位电介质存储单元不会遭受到不利的短沟道电流泄漏。
技术实现思路
本专利技术的第一个方面在于提供一种双位电介质存储单元阵列，该双位电介质存储单元阵列包括能减少经由与选择的存储单元共享相同列的非选择的存储单元的编程电流漏电的编程系统。此阵列包括i)第一导电性半导体的第一位线，其为阵列内列存储单元内多个存储单元的每一个形成源极区；和ii)第一导电性半导体的第二位线，其为列内多个存储单元的每一个形成漏极区；该第二位线与该第一位线由一相反导电性的半导体隔离开，该半导体为列内的多个存储单元的每一个形成沟道区。此阵列更进一步包括位于列内多个存储单元的选择的其中一个存储单元的沟道区域上选择的字线。该选择的字线进一步形成阵列中与选择的存储单元在同一行的多个存储单元的每一个的栅极。多条非选择的字线的每一个在列内多个非选择的存储单元的其中一个上形成栅极，上述非选择的字线的每一个平行于选择的字线。此阵列更进一步包括阵列控制电路，该阵列控制电路包括位线控制电路、字线控制电路和基板电位控制电路。在编程选择的存储单元的漏极充电捕获区期间，字线控制电路可施加一正编程电压于选择的字线。与此相关，位线控制电路可施加i)一正漏极电压至漏极位线；和ii)一正源极电压至源极位线，而正源极电压要小于正漏极电压。正源极电压大小可以是在正漏极电压的1/10和正漏极电压的3/10之间。或者可规定一更窄的范围，正源极电压可以是在正漏极电压的1/10和正漏极电压的2/10之间。此阵列可进一步包括连接于位线控制电路和接地之间的电阻器。在此情况，位线控制电路可连接源极位线至电阻器，因此该正源极电压相等于经由电阻器的电压增加。结合施加正编程电压于选择的字线，字线控制电路可进一步提供用来施加负偏压于非选择的字线。负偏压可以是在-0.1伏特和-2.0伏特之间。或者可规定一更窄的范本文档来自技高网...

【技术保护点】
一种双位电介质存储单元４８的阵列４０，该阵列包括：　　　　第一导电性半导体的第一位线２０１，该第一位线２０１形成用于在该阵列４０内一列存储单元内多个存储单元４８的每一个的源极区；　　　　第一导电性半导体的第二位线２０２，该第二位线２０２形成用于该列内该多个存储单元４８的每一个的漏极区，该第二位线２０２与该第一位线２０１以具有相反导电性的半导体分隔开，该相反导电性的半导体形成用于该列内多个存储单元４８的每一个的沟道区５０；　　　　选择的字线２１１，其位于该列内多个存储单元的其中一个选择的存储单元４９的沟道区５０上，并进一步形成用于与所选择的存储单元４９相同阵列的行内多个存储单元４８的每一个的栅极６０；　　　　多条非选择的字线２１０、２１２，每一条平行于选择的字线２１１，且每一条在列内并非为多个存储单元的选择的其中一个存储单元４９的多个存储单元４８的其中一个上方形成一栅极６０；　　　　字线控制电路４６，其用于：　　　　施加一正编程电压２２０至选择的字线２１１；　　　　位线控制电路４４，用来结合该字线控制电路４６施加该正编程电压２２０至该选择的字线２１１，而施加：　　　　正漏极电压至该漏极位线２０２；以及　　　　正源极电压至该源极位线２０１，该正源极电压小于该正漏极电压。...

【技术特征摘要】
US 2002-12-2 10/307,6671.一种双位电介质存储单元48的阵列40，该阵列包括第一导电性半导体的第一位线201，该第一位线201形成用于在该阵列40内一列存储单元内多个存储单元48的每一个的源极区；第一导电性半导体的第二位线202，该第二位线202形成用于该列内该多个存储单元48的每一个的漏极区，该第二位线202与该第一位线201以具有相反导电性的半导体分隔开，该相反导电性的半导体形成用于该列内多个存储单元48的每一个的沟道区50；选择的字线211，其位于该列内多个存储单元的其中一个选择的存储单元49的沟道区50上，并进一步形成用于与所选择的存储单元49相同阵列的行内多个存储单元48的每一个的栅极60；多条非选择的字线210、212，每一条平行于选择的字线211，且每一条在列内并非为多个存储单元的选择的其中一个存储单元49的多个存储单元48的其中一个上方形成一栅极60；字线控制电路46，其用于施加一正编程电压220至选择的字线211；位线控制电路44，用来结合该字线控制电路46施加该正编程电压220至该选择的字线211，而施加正漏极电压至该漏极位线202；以及正源极电压至该源极位线201，该正源极电压小于该正漏极电压。2.根据权利要求1所述的双位电介质存储单元48的阵列40，进一步包括电阻器105，其连接于该位...

【专利技术属性】
技术研发人员：Y何，Z刘，MW兰道夫，SS哈达德，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]