【技术实现步骤摘要】
专利技术构思总体上涉及半导体存储器装置，并且更具体地，涉及包括可减小芯片尺寸的行解码器电路的存储器装置。
技术介绍
1、近来，随着信息和通信装置的多功能化，需要具有更大容量和更高集成度的存储器装置。随着为了高集成度而减小存储器单元的尺寸，包括在存储器装置中的用于存储器装置的操作和电连接的操作电路和/或布线结构正在变得更复杂。存在对以提高的集成度具有优异的电特性的存储器装置的需求。为了提高存储器装置的存储容量和集成度，代替形成在半导体基底上的平面沟道晶体管，正在引入垂直地形成在半导体基底上的垂直沟道晶体管。
2、存储器装置（例如，动态随机存取存储器（dram）包括多个存储器单元，每个存储器单元包括垂直沟道晶体管和电容器，并且以通过使用存储在电容器中的电荷来写入和读取数据的方式进行操作。存储器单元连接到字线和位线。在dram中，当执行读取操作或刷新操作时，行解码器对行地址进行解码以选择与行地址对应的字线，并将高电压（例如，图8a的vpp）的字线驱动电压施加到选择的字线，并且感测放大器可感测来自连接到选择的字线的存储器单元的位线之中的与列地址对应的位线的电压电平。
3、dram可具有包括在垂直方向上彼此叠置的单元阵列结构和核心外围电路结构的外围上单元（cop）结构。单元阵列结构可包括存储器单元阵列，存储器单元阵列包括多个存储器单元，多个存储器单元中的每个包括垂直沟道晶体管和电容器，并且核心外围电路结构可包括外围电路，外围电路包括行解码器和感测放大器。随着存储器工艺的收缩，由核心外围电路区域占据的面积相对于由存储
4、为了减小dram的芯片尺寸，需要减小由核心外围电路区域占据的面积。当由行解码器占据的面积减小时，可有益于减小dram的芯片尺寸。
技术实现思路
1、如在专利技术构思的一个或多个实施例中体现的，专利技术构思提供包括与多个存储器单元相关联的行解码器电路的存储器装置，所述多个存储器单元包括垂直沟道晶体管并且被配置为减小存储器装置的芯片尺寸。
2、根据专利技术构思的一个方面，提供了一种存储器装置，所述存储器装置包括：多个存储器块，包括多条字线；以及行解码器，连接到所述多个存储器块中的每个的所述多条字线，其中，行解码器包括：主字线驱动器电路，公共连接到所述多个存储器块，并且被配置为基于行地址信号生成第一主字线驱动信号、第二主字线驱动信号和子字线驱动信号；以及子字线驱动器电路，连接到所述多个存储器块中的每个，并且被配置为使用nor逻辑电路激活来自所述多条字线之中的一条字线，第一主字线驱动信号、第二主字线驱动信号和子字线驱动信号连接到nor逻辑电路。
3、根据专利技术构思的另一方面，提供了一种存储器装置，所述存储器装置包括：核心外围电路结构，包括第一接合金属垫；以及单元阵列结构，在垂直方向上在核心外围电路结构的上方与核心外围电路结构叠置，并且包括与第一接合金属垫接触的第二接合金属垫，其中，单元阵列结构包括存储器单元区域，存储器单元区域具有多个存储器块，所述多个存储器块包括多条字线，其中，所述多条字线中的每条分别接触第一接合金属垫和第二接合金属垫，核心外围电路结构包括：行解码器，连接到所述多个存储器块中的每个的所述多条字线，并且行解码器包括：主字线驱动器电路，被配置为基于行地址信号生成第一主字线驱动信号、第二主字线驱动信号和子字线驱动信号；以及子字线驱动器电路，被配置为使用nor逻辑电路激活来自所述多条字线之中的一条字线，第一主字线驱动信号、第二主字线驱动信号和子字线驱动信号连接到nor逻辑电路。
4、根据专利技术构思的另一方面，提供了一种存储器装置，所述存储器装置包括：核心外围电路结构，包括第一接合金属垫；以及单元阵列结构，在垂直方向上在核心外围电路的上方与核心外围电路结构叠置并且包括与第一接合金属垫接触的第二接合金属垫，其中，单元阵列结构包括存储器单元区域，存储器单元区域具有多个存储器块，所述多个存储器块包括多条字线，其中，所述多条字线中的每条分别接触第一接合金属垫和第二接合金属垫；核心外围电路结构包括：行解码器，连接到所述多个存储器块中的每个的所述多条字线；行解码器包括：子字线驱动器电路，被配置为激活来自所述多条字线之中的一条字线，并且连接到所述多条字线中的每条的子字线驱动器电路设置于在垂直方向上与第一接合金属垫叠置的区域中。
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1.一种存储器装置，包括：
2.根据权利要求1所述的存储器装置，其中，主字线驱动器电路包括：
3.根据权利要求2所述的存储器装置，其中，子字线驱动器电路包括：
4.根据权利要求2所述的存储器装置，其中，第一主字线驱动信号生成电路包括：与非逻辑电路，被配置为对来自所述多个行地址信号之中的较高有效位组的信号的所述子集进行解码，输入解码后的多个行地址信号中的每个，并且输出所述多个第一主字线驱动信号中的每个，并且其中，与非逻辑电路被配置为选择性地连接到所述存储器装置的比电源电压高的电压的线和接地电压的线。
5.根据权利要求2所述的存储器装置，其中，第二主字线驱动信号生成电路包括：与非逻辑电路，被配置为对来自所述多个行地址信号之中的较高有效位组的所述剩余信号进行解码，输入解码后的多个行地址信号中的每个，并且输出所述多个第二主字线驱动信号中的每个，并且其中，与非逻辑电路被配置为选择性地连接到所述存储器装置的比电源电压高的电压的线和接地电压的线。
6.根据权利要求2所述的存储器装置，其中，第一子字线驱动信号生成电路包括：与非逻辑电路，
7.根据权利要求2所述的存储器装置，其中，第二子字线驱动信号生成电路包括：与非逻辑电路，被配置为对来自所述多个行地址信号之中的较低有效位组的信号进行解码，输入解码后的多个行地址信号中的每个，并且输出所述多个第二子字线驱动信号中的每个，并且其中，与非逻辑电路被配置为选择性地连接到所述存储器装置的比电源电压高的电压的线和接地电压的线。
8.一种存储器装置，包括：
9.根据权利要求8所述的存储器装置，其中，主字线驱动器电路公共电连接到所述多个存储器块。
10.根据权利要求8所述的存储器装置，其中，主字线驱动器电路包括：
11.根据权利要求8所述的存储器装置，其中，子字线驱动器电路电连接到所述多个存储器块中的每个。
12.根据权利要求11所述的存储器装置，其中，子字线驱动器电路包括：
13.根据权利要求8所述的存储器装置，其中，存储器单元区域包括多条位线，所述多条位线在与第一水平方向相交并且平行于核心外围电路结构的上表面的第二水平方向上延伸，并且所述存储器装置还包括多个单元结构，所述多个单元结构包括分别在所述多条位线上的多个垂直沟道晶体管结构和分别电连接到所述多个垂直沟道晶体管结构的多个电容器结构。
14.根据权利要求13所述的存储器装置，其中，存储器单元区域包括：屏蔽位线，在所述多条位线之间和下方。
15.一种存储器装置，包括：
16.根据权利要求15所述的存储器装置，其中，行解码器还包括：
17.根据权利要求16所述的存储器装置，其中，主字线驱动器电路包括：
18.根据权利要求17所述的存储器装置，其中，子字线驱动器电路包括：
19.根据权利要求15所述的存储器装置，其中，存储器单元区域包括多条位线，所述多条位线在与第一水平方向相交的第二水平方向上延伸，并且所述存储器装置包括多个单元结构，所述多个单元结构包括分别在所述多条位线上的多个垂直沟道晶体管结构和分别电连接到所述多个垂直沟道晶体管结构的多个电容器结构。
20.根据权利要求19所述的存储器装置，其中，存储器单元区域包括：屏蔽位线，在所述多条位线之间和下方。
...【技术特征摘要】
1.一种存储器装置，包括：
2.根据权利要求1所述的存储器装置，其中，主字线驱动器电路包括：
3.根据权利要求2所述的存储器装置，其中，子字线驱动器电路包括：
4.根据权利要求2所述的存储器装置，其中，第一主字线驱动信号生成电路包括：与非逻辑电路，被配置为对来自所述多个行地址信号之中的较高有效位组的信号的所述子集进行解码，输入解码后的多个行地址信号中的每个，并且输出所述多个第一主字线驱动信号中的每个，并且其中，与非逻辑电路被配置为选择性地连接到所述存储器装置的比电源电压高的电压的线和接地电压的线。
5.根据权利要求2所述的存储器装置，其中，第二主字线驱动信号生成电路包括：与非逻辑电路，被配置为对来自所述多个行地址信号之中的较高有效位组的所述剩余信号进行解码，输入解码后的多个行地址信号中的每个，并且输出所述多个第二主字线驱动信号中的每个，并且其中，与非逻辑电路被配置为选择性地连接到所述存储器装置的比电源电压高的电压的线和接地电压的线。
6.根据权利要求2所述的存储器装置，其中，第一子字线驱动信号生成电路包括：与非逻辑电路，被配置为对来自所述多个行地址信号之中的较低有效位组的信号进行解码，输入解码后的多个行地址信号中的每个，并且输出所述多个第一子字线驱动信号中的每个，并且其中，与非逻辑电路被配置为选择性地连接到所述存储器装置的比电源电压高的电压的线和接地电压的线。
7.根据权利要求2所述的存储器装置，其中，第二子字线驱动信号生成电路包括：与非逻辑电路，被配置为对来自所述多个行地址信号之中的较低有效位组的信号进行解码，输入解码后的多个行地址信号中的每个，并且输出所述多个第二子字线驱动信号中的每个，并且其中，与非逻辑电路被配置为选择性地连接到所述存储器装置的比电源电压高的电压的线和接...
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