半导体结构的形成方法技术

一种半导体结构的形成方法，包括：提供衬底，所述衬底具有下拉区域和上拉区域；在衬底表面形成掩膜层，所述掩膜层包括第一图形掩膜和第二图形掩膜，所述第一图形掩膜位于下拉区域内，所述第二图形掩膜位于上拉区域内；对所述第二图形掩膜的侧壁进行减薄；在对所述第二图形掩膜的侧壁进行减薄之后，以所述掩膜层为掩膜，刻蚀所述衬底，在所述衬底内形成沟槽，位于第一图形掩模底部的衬底形成下拉晶体管有源区，位于第二图形掩模底部的衬底形成上拉晶体管有源区；在所述沟槽内形成隔离结构。所形成的半导体结构的质量改善、性能提高。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种半导体结构的形成方法。
技术介绍
静态随机存储器(StaticRandomAccessMemory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。图1为现有6T(Transistor，晶体管)结构的静态随机存储器的存储单元的电路结构示意图，包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。其中，所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管；所述第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。而且，第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极电连接，形成第二存储节点12。此外，第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL电连接；第三NMOS晶体管N3的漏极与第一位线BL1电连接，第四NMOS晶体管N4的漏极与第二位线(互补位线)BL2电连接。第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。在对所述静态随机存储器进行读操作时，电流自高电平的第一位线BL1、第二位线BL2流向低电平的第一存储节点11或第二存储节点12；在对所述SRAM存储器进行写操作时，会有电流从高电平的第一存储节点11或第二存储节点12流向低电平的第一位线BL1或第二位线BL2。然而，随着半导体器件的尺寸缩小、集成度提供高，现有技术所形成的静态随机存储器的性能有限，有待进一步提高。
技术实现思路
本专利技术解决的问题是改善所形成的半导体结构的质量，提高静态随机存储器的性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供衬底，所述衬底具有下拉区域和上拉区域；在衬底表面形成掩膜层，所述掩膜层包括第一图形掩膜和第二图形掩膜，所述第一图形掩膜位于下拉区域内，所述第二图形掩膜位于上拉区域内；对所述第二图形掩膜的侧壁进行减薄；在对所述第二图形掩膜的侧壁进行减薄之后，以所述掩膜层为掩膜，刻蚀所述衬底，在所述衬底内形成沟槽，位于第一图形掩模底部的衬底形成下拉晶体管有源区，位于第二图形掩模底部的衬底形成上拉晶体管有源区；在所述沟槽内形成隔离结构。可选的，所述掩膜层包括第一掩膜材料层、以及位于所述第一掩膜材料层表面的第二掩膜材料层。可选的，对所述第二图形掩膜的侧壁进行减薄的方法包括：在所述下拉区域的衬底和第一图形掩膜表面形成图形化层，所述图形化层暴露出上拉区域的衬底和第二图形掩膜；以所述图形化层为掩膜，采用各向同性的刻蚀工艺刻蚀所述第一图形掩膜中的第一掩膜材料层侧壁表面；在所述各向同性的刻蚀工艺之后，去除所述图形化层。可选的，所述第一掩膜材料层和第二掩膜材料层的材料不同；所述第一掩膜材料层或第二掩膜材料层的材料为氮化硅、氧化硅、氮氧化硅、碳氮化硅、碳化硅或无定形碳。可选的，所述第一掩膜材料层的厚度为100埃～500埃；所述第二掩膜材料层的厚度为100埃～500埃。可选的，在对所述第二图形掩膜的侧壁进行减薄之后，去除所述第二掩膜材料层。可选的，所述掩膜层的材料为氮化硅、氧化硅、氮氧化硅、碳氮化硅、碳化硅或无定形碳。可选的，所述掩膜层的厚度为200埃～1000埃。可选的，对所述第二图形掩膜的侧壁进行减薄的方法包括：在所述下拉区域的衬底和第一图形掩膜表面形成图形化层，所述图形化层暴露出上拉区域的衬底和第二图形掩膜；以所述图形化层为掩膜，采用各向同性的刻蚀工艺刻蚀所述第二图形掩膜的表面；在所述各向同性的刻蚀工艺之后，去除所述图形化层。可选的，所述各向同性的刻蚀工艺为干法刻蚀工艺。可选的，当所述掩膜层包括第一掩膜材料层、以及位于所述第一掩膜材料层表面的第二掩膜材料层，且所述第一掩膜材料层的材料为氮化硅，所述第二掩膜材料层的材料为氧化硅时，所述干法刻蚀工艺包括：刻蚀气体包括CH3F、CH2F2和O2，所述CH3F的流量为20sccm～200sccm，CH2F2的流量为2sccm～50sccm，所述O2的流量为10sccm～100sccm。可选的，所述各向同性的刻蚀工艺为湿法刻蚀工艺。可选的，当所述掩膜层包括第一掩膜材料层、以及位于所述第一掩膜材料层表面的第二掩膜材料层，且所述第一掩膜材料层的材料为氮化硅，所述第二掩膜材料层的材料为氧化硅时，所述湿法刻蚀工艺的刻蚀液为磷酸溶液。可选的，所述图形化层的材料为光刻胶材料；去除所述图形化层的工艺为湿法去胶工艺或灰化工艺。可选的，对所述第二图形掩膜的侧壁进行减薄的厚度为2纳米～10纳米。可选的，所述掩膜层的形成方法包括：在衬底表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化的光刻胶层，所述图形化的光刻层覆盖需要形成第一图形掩模和第二图形掩膜的对应区域；以所述图形化的光刻胶层为掩膜，刻蚀所述掩膜材料膜，直至暴露出衬底表面为止，形成掩膜层；在刻蚀所述掩膜材料膜之后，去除所述图形化的光刻胶层。可选的，所述隔离结构的形成方法包括：在衬底内形成沟槽之后，去除所述掩膜层；在去除所述掩膜层之后，在所述衬底表面和沟槽内形成隔离膜，所述隔离膜填充满所述沟槽；平坦化所述隔离膜直至暴露出衬底表面为止，在所述沟槽内形成隔离结构。可选的，所述第一图形掩膜投影于衬底表面的图形尺寸、大于所述第二图形掩膜投影于衬底表面的图形尺寸。可选的，还包括：在形成隔离结构之后，在上拉晶体管有源区形成上拉晶体管；在形成隔离结构之后，在下拉晶体管有源区形成下拉晶体管；采用所述上拉晶体管和下拉晶体管形成静态随机存储器。与现有技术相比，本本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底具有下拉区域和上拉区域；在衬底表面形成掩膜层，所述掩膜层包括第一图形掩膜和第二图形掩膜，所述第一图形掩膜位于下拉区域内，所述第二图形掩膜位于上拉区域内；对所述第二图形掩膜的侧壁进行减薄；在对所述第二图形掩膜的侧壁进行减薄之后，以所述掩膜层为掩膜，刻蚀所述衬底，在所述衬底内形成沟槽，位于第一图形掩模底部的衬底形成下拉晶体管有源区，位于第二图形掩模底部的衬底形成上拉晶体管有源区；在所述沟槽内形成隔离结构。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底具有下拉区域和上拉区域；
在衬底表面形成掩膜层，所述掩膜层包括第一图形掩膜和第二图形掩膜，
所述第一图形掩膜位于下拉区域内，所述第二图形掩膜位于上拉区域内；
对所述第二图形掩膜的侧壁进行减薄；
在对所述第二图形掩膜的侧壁进行减薄之后，以所述掩膜层为掩膜，刻
蚀所述衬底，在所述衬底内形成沟槽，位于第一图形掩模底部的衬底形成下
拉晶体管有源区，位于第二图形掩模底部的衬底形成上拉晶体管有源区；
在所述沟槽内形成隔离结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层包
括第一掩膜材料层、以及位于所述第一掩膜材料层表面的第二掩膜材料层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，对所述第二图
形掩膜的侧壁进行减薄的方法包括：在所述下拉区域的衬底和第一图形掩
膜表面形成图形化层，所述图形化层暴露出上拉区域的衬底和第二图形掩
膜；以所述图形化层为掩膜，采用各向同性的刻蚀工艺刻蚀所述第一图形
掩膜中的第一掩膜材料层侧壁表面；在所述各向同性的刻蚀工艺之后，去
除所述图形化层。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一掩膜
材料层和第二掩膜材料层的材料不同；所述第一掩膜材料层或第二掩膜材
料层的材料为氮化硅、氧化硅、氮氧化硅、碳氮化硅、碳化硅或无定形碳。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一掩膜
材料层的厚度为100埃～500埃；所述第二掩膜材料层的厚度为100埃～500
埃。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，在对所述第二
图形掩膜的侧壁进行减薄之后，去除所述第二掩膜材料层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的
材料为氮化硅、氧化硅、氮氧化硅、碳氮化硅、碳化硅或无定形碳。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述掩膜层的
厚度为200埃～1000埃。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述第二图
形掩膜的侧壁进行减薄的方法包括：在所述下拉区域的衬底和第一图形掩
膜表面形成图形化层，所述图形化层暴露出上拉区域的衬底和第二图形掩
膜；以所述图形化层为掩膜，采用各向同性的刻蚀工艺刻蚀所述第二图形
掩膜的表面；在所述各向同性的刻蚀工艺之后，去除所述图形化层。
10.如权利要求3或9所述的半导体结构的形成方法，其特征在于，所述各向
同性的刻蚀工艺为干法...

【专利技术属性】
技术研发人员：韩秋华，陈杰，王冬江，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31