半导体结构的形成方法技术

一种半导体结构的形成方法，本发明专利技术对氮化硅硬掩膜层上残留的富硅化合物副产物进行处理，使其刻蚀选择比与上层硬掩膜层的刻蚀选择比相同；如此，在对上层硬掩膜层进行图案化时，该富硅化合物也进行了去除。上述方法避免了氮化硅硬掩膜层转移图形至掺杂多晶硅以形成栅极过程中，富硅化合物造成掺杂多晶硅残留，从而避免了该残留导致的MOS晶体管源、漏与栅之间的漏电以及短路问题。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种半导体结构的形成方法。
技术介绍
近年来，随着半导体集成电路技术的发展，行业内出现了采用掺杂多晶硅实现多个MOS晶体管的栅极之间的电连接。如图1所示是现有的一种6管(6T)的SRAM存储单元的电路图。参照图1所示，该SRAM存储单元包括第一上拉PMOS管PU1、第一下拉NMOS管PD1构成的第一反相器，第二上拉PMOS管PU2、第二下拉NMOS管PD2构成的第二反相器，两反相器耦接形成的第一存储结点A与第二存储结点B，分别连接两存储结点A、B的第一传输晶体管PG1与第二传输晶体管PG2。图2所示是图1中电路的一种集成电路布图俯视图。参照图2所示，版图自下而上主要包括四层。第一层：衬底上制作有的各阱区，分别对应各晶体管的有源区10。其中第一传输晶体管PG1和第一下拉NMOS管PD1的有源区10在物理上相接，具体地，第一传输晶体管PG1的源区与第一下拉NMOS管PD1的漏区共用；第二传输晶体管PG2和第二下拉NMOS管PD2的有源区10在物理上相接，具体地，第二传输晶体管PG2的源区与第二下拉NMOS管PD2的漏区共用。第二层：有源区10上具有各晶体管的栅极绝缘层(未图示)及栅极20。其中，第一下拉NMOS管PD1与第一上拉PMOS管PU1的栅极20在物理上相连，第二下拉NMOS管PD2与第二上拉PMOS管PU2的栅极20在物理上相连。第三层：在衬底上沉积有氧化层(未图示)，在氧化层内形成的导电插塞30。其中，第一传输晶体管PG1的栅极20处的导电插塞30用于将写字线信号WWL接入该栅极20，漏区处的导电插塞30用于将写位线信号WBL接入
该漏区，源区处的导电插塞30用于将该源区与第一上拉PMOS管PU1的源区处的导电插塞30、第二上拉PMOS管PU2的栅极20处的导电插塞30分别相连。第一下拉NMOS管PD1源区处的导电插塞30用于将接地电源VSS接入该源区。第一上拉PMOS管PU1的漏区处的导电插塞30用于将电源电压VDD接入该源区。第二传输晶体管PG2的栅极20处的导电插塞30用于将写字线信号WWL接入该栅极20，漏区处的导电插塞30用于将写位线相反信号WBLB接入该漏区，源区处的导电插塞30用于将该源区与第二上拉PMOS管PU2的源区处的导电插塞30、第一上拉PMOS管PU1的栅极20处的导电插塞30分别相连。第二下拉NMOS管PD2源区处的导电插塞30用于将接地电源VSS接入该源区。第二上拉PMOS管PU2的漏区处的导电插塞30用于将电源电压VDD接入该源区。第四层：连接各导电插塞的金属互连层40。其中，一处金属层40将第一传输晶体管PG1源区处的导电插塞30、第一上拉PMOS管PU1的源区处的导电插塞30、以及第二上拉PMOS管PU2的栅极20处的导电插塞30相连。一处金属层40将第二传输晶体管PG2源区处的导电插塞30、第二上拉PMOS管PU2的源区处的导电插塞30、第一上拉PMOS管PU1的栅极20处的导电插塞30分别相连。上述电路版图的第二层中，一条掺杂多晶硅实现了第一下拉NMOS管PD1与第一上拉PMOS管PU1两栅极20的相连，另一条实现了第二下拉NMOS管PD2与第二上拉PMOS管PU2两栅极20的相连。当半导体器件关键尺寸较大时，掺杂多晶硅的图案化采用光刻、干法刻蚀工艺实现。然而，随着半导体器件集成度提高，关键尺寸逐渐减小。若仍采用光刻、干法刻蚀工艺，为防止图案化的光刻胶出现崩塌现象，需降低光
刻胶层的厚度。但是，干法刻蚀掺杂多晶硅的工艺中，对图案化的光刻胶具有一定厚度要求。为解决上述两者矛盾，行业内一般采用双层硬掩膜层图案转移工艺以解决上述问题。对于掺杂多晶硅的干法刻蚀，一般采用图案化的氮化硅硬掩膜层作为掩膜。实际工艺表明，采用上述两层硬掩膜层转移图形过程中，MOS晶体管源、漏之一或两者均与栅之间经常出现漏电问题，严重时会出现短路。
技术实现思路
本专利技术解决的问题是如何避免MOS晶体管源、漏与栅之间的漏电以及短路问题。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供半导体衬底，在所述半导体衬底内形成若干浅沟槽隔离结构，所述浅沟槽隔离结构隔开的半导体衬底为有源区，所述有源区的上表面低于浅沟槽隔离结构的顶表面；在所述浅沟槽隔离结构以及有源区表面自下而上形成一氧化层以及一掺杂多晶硅层；在所述掺杂多晶硅层表面沉积第一硬掩膜层，所述第一硬掩膜层的材质为氮化硅，采用臭氧水溶液或氧气对所述第一硬掩膜层进行处理；在处理后的第一硬掩膜层上形成第二硬掩膜层，所述第二硬掩膜层的刻蚀选择比与所述处理后的第一硬掩膜层的刻蚀选择比相同；光刻、干法刻蚀对所述第二硬掩膜层进行图案化，以图案化的第二硬掩膜层为掩膜，干法刻蚀所述第一硬掩膜层以对其图案化；以图案化的第一硬掩膜层为掩膜，干法刻蚀所述掺杂多晶硅层以及氧化层以分别形成栅极与栅氧化层，所述栅极与栅氧化层连续地横跨若干有源区以及隔绝相邻有源区的浅沟槽隔离结构。可选地，在半导体衬底内形成若干浅沟槽隔离结构的方法为：在所述半导体衬底上形成图案化的第三硬掩膜层，以所述图案化的第三硬掩膜层为掩膜，干法刻蚀所述半导体衬底形成若干浅沟槽；在所述浅沟槽内以及浅沟槽外的第三硬掩膜层上沉积绝缘材质，化学机械研磨去除浅沟槽外多余的绝缘材质；所述化学机械研磨过程中，第三硬掩膜层作为研磨终止层；去除所述第三硬掩膜层以暴露出有源区。可选地，所述第二硬掩膜层的材质为二氧化硅。可选地，所述形成方法还包括：在所述栅极以及有源区上分别形成导电插塞。可选地，所述栅极的宽度范围为10nm～90nm。可选地，掺杂多晶硅层的形成方法为边沉积多晶硅边原位掺杂，或沉积多晶硅后、进行离子注入掺杂。可选地，臭氧水溶液的浓度为5ppm～500ppm，处理时间为5s～10min，处理温度为20℃～80℃。可选地，氧气的流量为100mL/min～100000mL/min，温度为100℃～1000℃，时间为5s～30min。可选地，所述氮化硅采用SiH4与NH3反应生成。可选地，所述形成方法还包括：在所述栅极上表面形成金属硅化物。可选地，在所述有源区中预定形成源漏区的区域形成∑型凹槽，在所述∑型凹槽内外延生长硅锗材质。可选地，所形成的栅极与栅极氧化层为6T SRAM存储单元中，第一下拉NMOS管与第一上拉PMOS管的栅极与栅极氧化层，或第二下拉NMOS管与第二上拉PMOS管的栅极与栅极氧化层。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术对氮化硅硬掩膜层上残留的富硅化合物副产物进行处理，使其刻蚀选择比与上层硬掩膜
层的刻蚀选择比相同；如此，在对上层硬掩膜层进行图案化时，该富硅化合物也进行了去除，避免了氮化硅硬掩膜层转移图形至掺杂多晶硅以形成栅极过程中，富硅化合物造成掺杂多晶硅残留，从而避免了该残留导致的MOS晶体管源、漏与栅之间的漏电以及短路问题。附图说明图1所示是现有的一种6管的SRAM存储单元的电路图；图2是图1中电路的一种集成电路布图俯视图；图3至图11是本专利技术一实施例中的半导体结构在不同制作阶段的结构示意图；图12至图18是现有技术中的半导体结构在不同制作阶段的结构示意图。具体实施方式如
技术介绍
中所述本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：提供半导体衬底，在所述半导体衬底内形成若干浅沟槽隔离结构，所述浅沟槽隔离结构隔开的半导体衬底为有源区，所述有源区的上表面低于浅沟槽隔离结构的顶表面；在所述浅沟槽隔离结构以及有源区表面自下而上形成一氧化层以及一掺杂多晶硅层；在所述掺杂多晶硅层表面沉积第一硬掩膜层，所述第一硬掩膜层的材质为氮化硅，采用臭氧水溶液或氧气对所述第一硬掩膜层进行处理；在处理后的第一硬掩膜层上形成第二硬掩膜层，所述第二硬掩膜层的刻蚀选择比与所述处理后的第一硬掩膜层的刻蚀选择比相同；光刻、干法刻蚀对所述第二硬掩膜层进行图案化，以图案化的第二硬掩膜层为掩膜，干法刻蚀所述第一硬掩膜层以对其图案化；以图案化的第一硬掩膜层为掩膜，干法刻蚀所述掺杂多晶硅层以及氧化层以分别形成栅极与栅氧化层，所述栅极与栅氧化层连续地横跨若干有源区以及隔绝相邻有源区的浅沟槽隔离结构。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供半导体衬底，在所述半导体衬底内形成若干浅沟槽隔离结构，所述浅沟槽隔离结构隔开的半导体衬底为有源区，所述有源区的上表面低于浅沟槽隔离结构的顶表面；在所述浅沟槽隔离结构以及有源区表面自下而上形成一氧化层以及一掺杂多晶硅层；在所述掺杂多晶硅层表面沉积第一硬掩膜层，所述第一硬掩膜层的材质为氮化硅，采用臭氧水溶液或氧气对所述第一硬掩膜层进行处理；在处理后的第一硬掩膜层上形成第二硬掩膜层，所述第二硬掩膜层的刻蚀选择比与所述处理后的第一硬掩膜层的刻蚀选择比相同；光刻、干法刻蚀对所述第二硬掩膜层进行图案化，以图案化的第二硬掩膜层为掩膜，干法刻蚀所述第一硬掩膜层以对其图案化；以图案化的第一硬掩膜层为掩膜，干法刻蚀所述掺杂多晶硅层以及氧化层以分别形成栅极与栅氧化层，所述栅极与栅氧化层连续地横跨若干有源区以及隔绝相邻有源区的浅沟槽隔离结构。2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二硬掩膜层的材质为二氧化硅。3.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述栅极以及有源区上分别形成导电插塞。4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极的宽度范围为10nm～90nm。5.根据权利要求1所述的半导体结构的形成方法，其特征在于，在半导体衬底内形成若干浅沟槽隔离结构的方法为：在所述半导体衬底上形成图案化的第三硬掩膜层，以所述图案化的第三硬掩膜层为掩膜，干法刻...

【专利技术属性】
技术研发人员：谢志勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31