一种半导体器件的制备方法技术

本发明专利技术提出了一种半导体器件的制备方法，包括：提供半导体衬底；在半导体衬底中形成有隔离结构，将半导体衬底分为第一器件区和第二器件区；在半导体衬底上依次形成高k介电层、覆盖层、伪栅极层、硬掩膜层；图形化所述高k介电层、覆盖层、伪栅极层、硬掩膜层，以形成第一虚拟栅极结构和第二虚拟栅极结构；在所述第一虚拟栅极结构和第二虚拟栅极结构的侧壁上形成偏移侧壁；执行等离子刻蚀以去除残留的覆盖层和高k介电层。依据本发明专利技术提供的方法，在有效地解决了半导体器件内的桥连与短路问题的同时未影响半导体器件的性能，从而显著提升器件的良品率。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及。
技术介绍
在常规的SRAM器件制造技术中，通过图形化沉积于半导体衬底的高k介电层、覆盖层、伪栅极层、硬掩膜层，分别形成多个虚拟栅极结构。在图形化过程中，上拉晶体管的虚拟栅极结构和传输门晶体管的虚拟栅极结构间隔的CD随机偏小(一般是由掩模误差和光刻曝光误差所导致的)，因此刻蚀的工艺窗口更小，将导致在高k介电层上往往残留覆盖层。且由于残留覆盖层的覆盖，不利于在后续步骤中完全去除高k介电层，将会形成覆盖层/高k介电层(例如TiN/Hf02)的残留。而该残留很难通过通常的缺陷扫描或电子束扫描检测到，因此无法避免半导体器件中桥连和短路问题的存在，从而降低器件的良品率。为解决这一问题，在现有技术中采用过刻蚀覆盖层/高k介电层的方法去除其残留，但过刻蚀又会损伤对半导体核心器件来说很重要的覆盖层/高k介电层轮廓。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本专利技术提出了，包括:提供半导体衬底；在半导体衬底中形成有隔离结构，将半导体衬底分为第一器件区和第二器件区；在半导体衬底上依次形成高k介电层、覆盖层、伪栅极层、硬掩膜层；图形化所述高k介电层、覆盖层、伪栅极层、硬掩膜层，以形成第一虚拟栅极结构和第二虚拟栅极结构；在所述第一虚拟栅极结构和第二虚拟栅极结构的侧壁上形成偏移侧壁；执行等离子刻蚀以去除残留的覆盖层和高k介电层。在一实施例中，在所述等离子刻蚀后使用DHF进行清洗。在一实施例中，在所述等离子刻蚀前使用DHF进行清洗，并在所述等离子刻蚀后使用SC-1溶液进行清洗。在一实施例中，所述等离子刻蚀采用的气体为HBr/02或Cl2/02。在一实施例中，所述半导体器件为SRAM。在一实施例中，所述高k介电层的材料为氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡银钛、氧化钡钛、氧化银钛、氧化招之一或其组入口 ο在一实施例中，所述覆盖层的材料包括金属或金属氮化物。在一实施例中，所述覆盖层的材料为氮化钛。在一实施例中，所述伪栅极层的材料为多晶硅。在一实施例中,所述硬掩膜层的材料为氮化石圭。依据本专利技术提供的方法制备半导体器件，其优点在于:(I)在偏移侧壁形成后LDD注入前执行一等离子刻蚀工艺，可完全地去除第一虚拟栅极结构和第二虚拟栅极结构的间隔内残留的覆盖层和高k介电层；(2)由于等离子刻蚀对氧化物具有较高的选择性，因此可保持覆盖层和高k介电层的轮廓良好，且不会导致半导体衬底(例如硅衬底)过多的损失；(3)在有效地解决了半导体器件内的桥连与短路问题的同时未影响半导体器件的性能，从而显著提升器件的良品率。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图la、2a、3a为根据本专利技术一个实施方式的制作半导体器件的工艺流程中各步骤所获得的器件的剖视图；图lb、2b、3b为对应图la、2a、3a的AA方向截面图；图4为根据本专利技术一个实施方式的制作半导体器件的流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的描述，以说明本专利技术所述半导体器件的制备方法。显然，本专利技术的施行并不限于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可具有其他实施方式。应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。现在，将参照附图更详细地描述根据本专利技术的示例性实施例。然而，这些示例性实施例可多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本专利技术的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。图4为根据本专利技术一个实施方式制备半导体器件(例如SRAM)的流程图，图la、2a、3a为根据本专利技术一个实施方式制备半导体器件(例如SRAM)的工艺流程中各步骤所获得的器件的剖视图，图lb、2b、3b为对应图la、2a、3a的AA方向截面图。下面将结合图4和图la-3b来详细说明本专利技术的方法。执行步骤301，提供半导体衬底100，如图1a和图1b所示，半导体衬底100的构成材料可采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。执行步骤302，在半导体衬底100中形成隔离结构110，作为示例，隔离结构110为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，隔离结构I1将半导体衬底100分为第一器件(例如上拉晶体管)区和第二器件(例如传输门晶体管)区。执行步骤303，在半导体衬底100上依次形成高k介电层201、覆盖层202、伪栅极层203、硬掩膜层204。高k介电层201的材料包括含铪的材料、金属氧化物或其结合，例如氧化铪、氧化铪娃、氮氧化铪娃、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡银钛、氧化钡钛、氧化锶钛、氧化铝之一或其组合。在本实施例中为氧化铪(HfO2)。覆盖层202的材料包括金属或金属氮化物，在本实施例中为氮化钛(TiN)。伪栅极层203的材料在本实施例中为多晶硅。硬掩膜层204的材料可为氮化物或者其它具有叠层结构的复合层，在本实施例中为氮化硅(SiN)。形成上述各层可采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺或者物理气相沉积工艺。需要说明的是，在高k介电当前第1页1 2 本文档来自技高网...

【技术保护点】
一种半导体器件的制备方法，包括：提供半导体衬底；在半导体衬底中形成有隔离结构，将半导体衬底分为第一器件区和第二器件区；在半导体衬底上依次形成高k介电层、覆盖层、伪栅极层、硬掩膜层；图形化所述高k介电层、覆盖层、伪栅极层、硬掩膜层，以形成第一虚拟栅极结构和第二虚拟栅极结构；在所述第一虚拟栅极结构和第二虚拟栅极结构的侧壁上形成偏移侧壁；执行等离子刻蚀以去除残留的覆盖层和高k介电层。

【技术特征摘要】

【专利技术属性】
技术研发人员：隋运奇，韩秋华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31