半导体器件及半导体器件的制造方法技术

本申请公开了半导体器件及半导体器件的制造方法，该半导体器件包括设置在n+型碳化硅基板的第一表面上的n‑型层，设置在所述n‑型层上且彼此隔开的第一沟槽和第二沟槽，包围所述第一沟槽的侧面和拐角的p型区域，设置在所述p型区域和所述第一沟槽和所述第二沟槽之间的所述n‑型层上的n+型区域，设置在所述第二沟槽内的栅绝缘层，设置在所述栅绝缘层上的栅电极，设置在所述栅电极上的氧化层，设置在所述氧化层和所述n+型区域上且设置在所述第一沟槽内的源电极以及设置在所述n+型碳化硅基板的第二表面上的漏电极，其中所述源电极与所述n‑型层接触。

Semiconductor device and method for manufacturing semiconductor device

The invention discloses a method for manufacturing a semiconductor device and semiconductor device, the semiconductor device includes a first set in the N layer on the surface of n+ type silicon carbide substrate, arranged in the N type layer and spaced first and second trenches, P region surrounding the first groove and the side the corner, set the type n+ region of the N type layer between the p region and the first grooves and the second grooves on the set in the second trench gate insulating layer, a gate electrode is provided on the insulating layer on the gate oxide layer on the set. The gate electrode, a source electrode arranged in the oxide layer and the n+ type area and is arranged in the first groove and is arranged on the n+ type silicon carbide substrate on the second surface of the drain electrode, the source electrode and the N layer which is in contact .

【技术实现步骤摘要】
半导体器件及半导体器件的制造方法相关申请的交叉引用本申请要求于2015年12月14日向韩国知识产权局提交的韩国专利申请No.10-2015-0178098的优先权权益，其全部内容通过引证结合于此。
本公开涉及包括碳化硅(SiC)的半导体器件及其制造方法。
技术介绍
功率半导体器件需要具有低导通电阻或低饱和电压，以在大量电流流过时，降低导电状态下的功率损耗。进一步地，功率半导体器件需要具有承受其PN结下的反向高电压的能力，当功率半导体器件断开或开关断开时，反向高电压可施加到功率半导体器件的相对端上，也就是，功率半导体器件具有高击穿电压特性。当满足电力条件和物理条件的各种功率半导体器件封装在一个模块中时，包含在封装模块内的半导体器件的数量及其电性规格可能根据系统需要的条件而变化。通常，使用三相功率半导体模块来生成驱动电机的洛伦兹力(Lorentzforce)。也就是，三相功率半导体模块控制施加到电机上的电流和功率，使得确定电机的驱动状态。尽管传统的硅绝缘栅双极型晶体管(IGBT)和硅二极管已包含并用在三相半导体模块中，但三相半导体模块近来趋向于包括碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET)和碳化硅二极管，以最小化其中的功耗以及提高三相半导体模块的切换速度。当硅IGBT或碳化硅MOSFET连接到单独的二极管时，需要多条配线来实现连接，并且由于多条配线会出现寄生电容和电感，模块的切换速度会降低。背景部分公开的上述信息只为加强对本公开背景的理解，因此，上述信息可能包含未构成本国普通技术人员已熟悉的现有技术的信息。
技术实现思路
本公开致力于提供一种包含MOSFET区域和二极管区域的碳化硅半导体器件。本公开的示例性实施方式提供了一种半导体器件，该半导体器件包括：n-型层，其设置在n+型碳化硅基板的第一表面上；第一沟槽和第二沟槽，第一沟槽和第二沟槽设置在n-型层上且彼此隔开；P型区域，其包围第一沟槽的侧面和拐角；n+型区域，其设置在P型区域和第一沟槽与第二沟槽之间的n-型层上；栅绝缘层，其设置在第二沟槽内；栅电极，其设置在栅绝缘层上；氧化层，其设置在栅电极上；源电极，其设置在氧化层和n+型区域上且设置在第一沟槽内；以及漏电极，其设置在n+型碳化硅基板的第二表面上，其中源电极可与设置在第一沟槽下方的n-型层接触。半导体器件可进一步包括设置在n-型层和n+型区域之间的低浓度n-型层。低浓度n-型层的掺杂浓度可小于n-型层的掺杂浓度。低浓度n-型层可设置在第二沟槽和p型区域之间。半导体器件可进一步包括设置在p型区域和第一沟槽之间的p+型区域。p+型区域可包围第一沟槽的侧面和拐角。源电极可包括肖特基电极(Schottkyelectrode)和设置在肖特基电极上的欧姆电极。欧姆电极可与设置在第一沟槽下方的n型层接触。本公开的另一个实施方式提供了一种半导体器件的制造方法，该方法包括：在n+型碳化硅基板的第一表面上依次形成n-型层和低浓度n-型层；在低浓度n-型层上形成n+型区域；通过刻蚀n+型区域和低浓度n-型层形成彼此隔开的第一沟槽和第二沟槽；形成包围第一沟槽的侧面和拐角的p型区域；在第二沟槽内形成栅绝缘层；在栅绝缘层上形成栅电极；在栅电极上形成氧化层；在氧化层和n+型区域内以及在第一沟槽上形成源电极；以及在n+型碳化硅基板的第二表面上形成漏电极，其中多个p型区域可彼此隔开，且源电极可与设置在第一沟槽下方的n-型层接触。在形成P型区域时，可采用倾斜离子注入法注入p离子。半导体器件的制造方法可进一步包括在p型区域和第一沟槽之间形成p+型区域。在形成p+型区域时，可采用倾斜离子注入法注入p+离子。根据本公开的实施方式，半导体器件不需要配线来连接MOSFET器件和二极管器件，这是因为其中包括了MOSFET区域和二极管区域。这样，半导体器件的尺寸可减小。进一步地，根据本公开的实施方式，由于MOSFET区域和二极管区域包含在一个半导体器件内而不需要配线，因此可提高半导体器件的切换速度。附图说明图1示出了根据本公开的示例性实施方式的半导体器件的横断面示意图。图2示出了根据本公开的另一个示例性实施方式的半导体器件的横断面示意图。图3到图7示出了图2示出的半导体器件的制造方法的横断面示意图。具体实施方式在下文中，将参考附图更充分地描述本公开，本公开的示例性实施方式在附图中示出。然而，应当理解，本公开不限定于已公开的实施方式，相反地，意指还涵盖各种修改。本领域的普通技术人员将理解到，已描述的实施方式可通过不同的方式修改，而且所有的修改都不背离本公开的精神或范围。为清楚起见，附图中的层、薄膜、板、区域等的厚度可能被夸大。要理解到，当诸如层、薄膜、区域、或基板的元件被指“在(on)”另一个元件上时，其可直接在另一个元件上或也可存在中间元件。图1描述了根据本公开的示例性实施方式的半导体器件的横断面示意。参考图1，根据示例性实施方式的半导体器件可包括彼此相邻的金属氧化物半导体场效应晶体管(MOSFET)区域(A)和二极管区域(B)。在下文中，将描述根据示例性实施方式的半导体器件的详细结构。根据本示例性实施方式的半导体器件可包括n+型碳化硅基板100、n-型层200、p型区域300、p+型区域400，n+型区域500、栅电极800、源电极900以及漏电极950。n-型层200可设置在n+型碳化硅基板100的第一表面上，以及可彼此隔开的第一沟槽610和第二沟槽620可设置在n-型层200内。p型区域300可设置在第一沟槽610的侧面且可包围第一沟槽610的拐角。p+型区域400可设置在p型区域300和第一沟槽610之间。也就是，p+型区域400也可设置在第一沟槽610的侧面且可包围第一沟槽610的拐角。n+型区域500可设置在p型区域300、p+型区域400以及第一沟槽610和第二沟槽620之间的n-型层200上。栅绝缘层700可设置在第二沟槽620内。栅电极800可设置在栅绝缘层700上。氧化层710可设置在栅电极800上。氧化层710可覆盖栅电极800的侧面。源电极900可设置在n+型区域500和氧化层710上，且可设置在第一沟槽610内。源电极900可包括肖特基(Schottky)金属和位于肖特基金属上的欧姆金属。肖特基金属只可位于第一沟槽610内。漏电极950可设置在n+碳化硅基板100的第二表面上。漏电极950可包括欧姆金属。在此，n+型碳化硅基板100的第二表面可以是与n+型碳化硅基板100的第一表面相对的表面。n-型层200、p型区域300、n+型区域500、栅电极800、源电极900以及漏电极950可形成MOSFET区域(A)，而n-型层200、p型区域300、p+型区域400、源电极900以及漏电极950可形成二极管区域(B)。在二极管区域(B)内，源电极900可接触第一沟槽610下方的n-型层200。也就是，在二极管区域(B)内，源电极900的肖特基金属可接触第一沟槽610下方的n-型层200。MOSFET区域(A)和二极管区域(B)可根据电压施加于根据本示例性实施方式的半导体器件的状态分开运行。当0伏电压或小于等于MOSFET的阈值电压的电压施加到栅电极时，可将正电压施加到源电极，而0伏电压施加到漏电极，本文档来自技高网...

【技术保护点】
一种半导体器件，其包括n‑型层，设置在n+型碳化硅基板的第一表面上；第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽设置在所述n‑型层上且彼此隔开；p型区域，包围所述第一沟槽的侧面和拐角；n+型区域，设置在所述p型区域和所述第一沟槽和所述第二沟槽之间的所述n‑型层上；栅绝缘层，设置在所述第二沟槽内；栅电极，设置在所述栅绝缘层上；氧化层，设置在所述栅电极上；源电极，设置在所述氧化层和所述n+型区域上且设置在所述第一沟槽内；以及漏电极，设置在所述n+型碳化硅基板的第二表面上，其中，所述源电极与设置在所述第一沟槽下方的所述n‑型层接触。

【技术特征摘要】
2015.12.14 KR 10-2015-01780981.一种半导体器件，其包括n-型层，设置在n+型碳化硅基板的第一表面上；第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽设置在所述n-型层上且彼此隔开；p型区域，包围所述第一沟槽的侧面和拐角；n+型区域，设置在所述p型区域和所述第一沟槽和所述第二沟槽之间的所述n-型层上；栅绝缘层，设置在所述第二沟槽内；栅电极，设置在所述栅绝缘层上；氧化层，设置在所述栅电极上；源电极，设置在所述氧化层和所述n+型区域上且设置在所述第一沟槽内；以及漏电极，设置在所述n+型碳化硅基板的第二表面上，其中，所述源电极与设置在所述第一沟槽下方的所述n-型层接触。2.根据权利要求1所述的半导体器件，所述半导体器件进一步包括设置在所述n-型层和所述n+型区域之间的低浓度n-型层。3.根据权利要求2所述的半导体器件，其中，所述低浓度n-型层的掺杂浓度小于所述n-型层的掺杂浓度。4.根据权利要求3所述的半导体器件，其中，所述低浓度n-型层设置在所述第二沟槽和所述p型区域之间。5.根据权利要求4所述的半导体器件，所述半导体器件进一步包括设置在p型区域和所述第一沟槽之间的p+型区域。6.根据权利要求5所述的半导体器件，其中，所述p+型区域包围所述第一沟槽的所述侧面和所述拐角。7.根据权利要...

【专利技术属性】
技术研发人员：千大焕，郑永均，周洛龙，朴正熙，李钟锡，
申请(专利权)人：现代自动车株式会社，
类型：发明
国别省市：韩国,KR