高压LDMOS晶体管及其制造方法技术

本发明专利技术提供了一种半导体器件。半导体器件包括衬底、栅极、第一掺杂区和第二掺杂区。栅极在衬底上方。第一掺杂区和第二掺杂区在衬底中。第一掺杂区和第二掺杂区具有相同的导电类型且被栅极隔开。在基本垂直于限定在第一掺杂区和第二掺杂区之间的沟道长度L的方向上，第一掺杂区的长度将大于第二掺杂区的长度。本发明专利技术实施例涉及高压LDMOS晶体管及其制造方法。

High voltage LDMOS transistor and method of manufacturing the same

The present invention provides a semiconductor device. The semiconductor device includes a substrate, a gate, a first doped region, and a second doped region. The grid is above the substrate. The first doped region and the second doped region are in the substrate. The first doped region and the second doped region have the same conductivity type and are separated by a grid. In a direction substantially perpendicular to the channel length L between the first doped region and the second doped region, the length of the first doped region will be greater than the length of the second doped region. The embodiment of the invention relates to a high voltage LDMOS transistor and a manufacturing method thereof.

【技术实现步骤摘要】
高压LDMOS晶体管及其制造方法
本专利技术实施例涉及高压LDMOS晶体管及其制造方法。
技术介绍
高压MOS晶体管是在高压电极电压的情况下进行操作的半导体器件。包括高压MOS晶体管的高压集成电路(IC)广泛用于汽车工业、显示驱动、便携式无线电通讯器件、医疗设备和其他领域的应用中。作为实例，将高压(例如，大于200伏)MOS晶体管集成到栅极驱动IC中以将显示信号传输到液晶显示屏(LCD)面板。然而，随着在先进技术中的连续的工艺缩小，也降低了这些高压MOS晶体管的击穿电压。此外，为了增大高压MOS晶体管的饱和电流，导通电阻将被降低，从而，也将降低这些高压MOS晶体管的击穿电压。期望增大高压MOS晶体管的饱和电流而不降低这些高压MOS晶体管的击穿电压
技术实现思路
根据本专利技术的一个实施例，提供了一种半导体器件，包括：衬底；栅极，位于所述衬底上方；第一掺杂区和第二掺杂区，位于所述衬底中，其中，所述第一掺杂区和所述第二掺杂区具有相同的导电类型并且被所述栅极隔开；其中，在垂直于限定在所述第一掺杂区和所述第二掺杂区之间的沟道长度的方向上，所述第一掺杂区的长度大于所述第二掺杂区的长度。根据本专利技术的另一实施例，还提供了一种高压金属氧化物半导体场效应晶体管，包括：衬底；栅极，位于所述衬底上方；第一掺杂区和第二掺杂区，位于所述衬底中，其中，所述第一掺杂区和所述第二掺杂区具有相同的导电类型并且被所述栅极隔开；其中，所述栅极包括沿着所述第二掺杂区的在平行于限定在所述第一掺杂区和所述第二掺杂区之间的沟道长度的方向上的边缘延伸的延伸部。根据本专利技术的又一实施例，还提供了一种制造高压金属氧化物半导体场效应晶体管的方法，所述方法包括：形成衬底；在所述衬底上形成栅极；在所述衬底中形成第一掺杂区；以及在所述衬底中形成第二掺杂区，其中，所述第一掺杂区和所述第二掺杂区具有相同的导电类型并且被所述栅极隔开；其中，在垂直于限定在所述第一掺杂区和所述第二掺杂区之间的沟道长度的方向上，所述第一掺杂区的长度大于所述第二掺杂区的长度。附图说明结合附图和以下描述来阐述本专利技术的一个或多个实施例的细节。本专利技术的其他特征和优势将从说明书、附图和权利要求变得显而易见。图1A是根据一些实施例的高压LDMOS晶体管的顶视图。图1B是根据一些实施例的图1A的高压LDMOS晶体管的截面图。图2A是根据一些实施例的高压LDMOS晶体管的顶视图。图2B是根据一些实施例的图1A的高压LDMOS晶体管的截面图。图3是根据一些实施例的高压LDMOS晶体管的顶视图。图4A到图4D示出了根据一些实施例的制造高压LDMOS晶体管的工艺。在各个图中相同的参考标号用于代表相同的元件。具体实施方式下面，详细讨论本专利技术各实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用的专利技术概念。所讨论的具体实施例仅仅示出了制造和使用本专利技术的具体方式，而不用于限制本专利技术的范围。应该明白，当元件或层称为位于另一元件或层“上”、“连接”或“接合”至另一个元件或层时，它可以直接位于另一元件或层上、或可以直接连接或接合至其它的元件或层或可以存在介于中间的元件或层。相反地，当元件称为直接位于另一元件或层“上”、“直接连接”或“直接接合”至另一个元件或层时，不存在介于中间的元件或层。应该理解，尽管本文中可以使用第一、第二等术语描述各个元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应该由这些术语限制。这些术语仅仅用于区分一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分。因此，在不背离本专利技术的精神和范围的情况下，下面论述的第一元件、部件、区域、层或部分可以称为第二元件、部件、区域、层或部分。为了便于描述，在此可使用诸如“在...之下”、“在...下面”、“下面的”、“在...上面”、以及“上面的”以及诸如此类的空间关系术语，以描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。应该理解，除了在图中描述的方位以外，空间相对位置的术语还旨在包括器件在使用或操作期间的不同方位。例如，如果将附图中的器件翻过来，则描述为在其他元件或部件“下部”或“之下”的元件将被定位于在其他元件或部件“上方”。因此，示例性术语“在...之上”或“在...下方”可包括在...上方和在...下方的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符作相应地解释。本文中所使用的术语是仅用于描述特定实例实施例的目的，而不是为了限制本专利技术的概念。如本文中所使用的，除非上下文清楚地表明，否则单数“一”，“一个”和“该”旨在也包括复数形式。应当进一步理解，当在本专利技术中使用术语“包括”和/或“包含”时，指定阐述的部件、区域、整数、步骤、操作、元件、和/或组件的存在，但不排除附加的一个或多个其他部件、整数、步骤、操作、元件、组件和/或它们的组的存在。整个说明书中关于“一个实施例”或“实施例”意指结合该实施例所描述的特定部件、结构或特征包括在至少一个实施例中。因此，在整个说明书的不同地方出现的短语“在一个实施例中”或“在实施例中”不一定全部是指相同的实施例。此外，在一个或多个实施例中可按照适当方式组合该特定部件、结构或特征。应该意识到，以下图片没有按比例绘制，当然，这些图片仅仅是为了说明。图1A示出了根据本专利技术的实施例的高压LDMOS晶体管1的顶视图。高压LDMOS晶体管1包括衬底11、阱区17、源极区13、漏极区14和栅极16。衬底11可以是p型掺杂衬底或n型掺杂衬底，这意味着半导体衬底11可以掺杂有p型或n型杂质。衬底11由硅、砷化镓、硅锗、碳化硅或其他已知的用于半导体器件工艺的半导体材料形成。尽管半导体衬底用于本文中提出的示出性实例，在其他可选的实施例，外延生长的半导体材料或绝缘体上硅(SOI)层可以作为衬底11使用。应该理解，可以将掺杂杂质注入半导体材料内以形成p型或n型材料。根据掺杂剂的浓度，p型材料可以进一步分为p++、p+、p、p-、p--型材料。如果材料被叙述为p型材料，其掺杂有p型杂质以及可以是p++、p+、p、p-、p--型材料的任何一种。同样的，n型材料可以进一步分为n++、n+、n、n-、n--型材料。如果材料被叙述为n型材料，其掺杂有n型杂质以及可以是n++、n+、n、n-、n--型材料的任何一种。例如，p型材料的掺杂原子包括硼。例如，在n型材料中，掺杂原子包括磷、砷和锑。可以通过离子注入工艺执行掺杂。当结合光刻工艺时，可以通过当掩蔽其他区域时将原子注入暴露区域内来在可选的区域中实施掺杂。热驱动或退火循环也可以用于使用热扩散以扩张或延伸之前的掺杂区。作为可选例，在外延工艺期间，半导体材料的一些外延沉积允许原位掺杂。众所周知，可以穿过诸如薄氧化物层的特定的材料执行注入。阱区17的掺杂浓度总量和描述的扩散可以随着工艺使用和特定设计而改变。n型材料或p型材料的掺杂浓度可以在从1014原子/cm3到1022原子/cm3的范围内，例如，具有浓度大于约1018/cm3的p+/n+的材料。可以使用一些其他浓度范围，诸如具有小于1014原子/cm3的掺杂浓度的n--/p--材料、具有在从1014原子/cm3到1016原子本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；栅极，位于所述衬底上方；第一掺杂区和第二掺杂区，位于所述衬底中，其中，所述第一掺杂区和所述第二掺杂区具有相同的导电类型并且被所述栅极隔开；其中，在垂直于限定在所述第一掺杂区和所述第二掺杂区之间的沟道长度的方向上，所述第一掺杂区的长度大于所述第二掺杂区的长度。

【技术特征摘要】
2015.12.10 US 14/965,6851.一种半导体器件，包括：衬底；栅极，位于所述衬底上方；第一掺杂区和第二掺杂区，位于所述衬底中，其中，所述第一掺杂区和所述第二掺杂区具有相同的导电类型并且被所述栅极隔开；其中，在垂直于限定在所述第一掺杂区和所述第二掺杂区之间的沟道长度的方向上，所述第一掺杂区的长度大于所述第二掺杂区的长度。2.根据权利要求1所述的半导体器件，还包括：第三掺杂区，围绕所述第二掺杂区，其中，所述第三掺杂区和所述第二掺杂区具有相同的导电类型以及所述第三掺杂区的杂质浓度与所述第二掺杂区的杂质浓度不同；以及第四掺杂区，围绕所述第一掺杂区，所述第四掺杂区的导电类型与所述第一掺杂区的导电类型不同。3.根据权利要求1所述的半导体器件，还包括：第三掺杂区，围绕所述第二掺杂区，其中，所述第三掺杂区和所述第二掺杂区具有相同的导电类型以及所述第三掺杂区的杂质浓度与所述第二掺杂区的杂质浓度不同；以及第四掺杂区，围绕所述第一掺杂区，其中，所述第四掺杂区和所述第一掺杂区具有相同的导电类型，以及所述第四掺杂区的杂质浓度与所述第一掺杂区的杂质浓度不同，其中，所述第三掺杂区与所述第四掺杂区隔离。4.根据权利要求1所述的半导体器件，还包括位于所述衬底中且位于所述栅极下方的隔离区。5.根据权利要求1所述的半导体器件，其中...

【专利技术属性】
技术研发人员：霍克孝，郑光茗，周建志，陈益民，朱振梁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71