用于高度缩放的晶体管的接触件制造技术

公开了一种半导体器件及其形成方法。半导体器件包括：衬底，第一和第二源极/漏极(S/D)区，第一和第二S/D区之间的沟道，接合沟道的栅极，和连接到第一S/D区的接触部件。接触部件包括第一和第二接触层。第一接触层具有共形截面轮廓并在其至少两个侧面上与第一S/D区接触。在实施例中，第一接触层与第一S/D区的三个或四个侧面直接接触，以增大接触面积。第一接触层包括半导体-金属合金、III-V族半导体和锗中的一种。本发明专利技术实施例涉及用于高度缩放的晶体管的接触件。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求于2014年11月18日提交的标题为“ContactsforHighlyScaledTransistors”的美国临时申请第62/081,348号的权益，其全文通过引用并入本文。
本专利技术实施例涉及用于高度缩放的晶体管的接触件。
技术介绍
半导体集成电路(IC)产业已经历了指数式发展。IC材料和设计中的技术进步已经产生了数代IC，其中每一代IC比上一代IC都具有更小更复杂的电路。在IC演进的过程中，功能密度(即，每一芯片面积上互连器件的数量)已普遍增加，而几何尺寸(即，使用制造工艺可产生的最小组件(或线))有所降低。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本而提供益处。这种按比例缩小也增加了加工和制造IC的复杂性。例如，已经开发了多栅极场效应晶体管(FET)，为了它们的高驱动电流、较小的覆盖区以及对短沟道效应的良好控制。多栅极FET的实例包括双栅极FET、三栅极FET、欧米茄-栅极FET，以及全环栅(或环绕栅极)FET，全环栅FET包括在水平全环栅(HGAA)FET和垂直全环栅(VGAA)FET。期望多栅极FET将半导体工艺技术缩放为超出传统块状金属氧化物半导体FET(MOSFET)技术的限制。然而，由于晶体管器件结构按比例缩小并成为三维，晶体管接触电阻表现出对器件性能增加的影响。传统的接触件形成方案中，高度缩放的多栅极FET中的晶体管接触电阻会限制远超过50％的器件固有性能。
技术实现思路
根据本专利技术的一些实施例，提供了一种半导体器件，包括：衬底；第一源极/漏极(S/D)区和第二源极/漏极(S/D)区；沟道，位于所述第一S/D区和所述第二S/D区之间；栅极，与所述沟道接合；以及接触部件，连接至所述第一S/D区，其中：所述接触部件包括：第一接触层和位于所述第一接触层上方的第二接触层；所述第一接触层具有共形的截面轮廓；并且所述第一接触层在所述第一S/D区的至少两个侧面上与所述第一S/D区接触或者包裹环绕所述第一S/D区。根据本专利技术的另一些实施例，提供了一种在垂直全环栅(VGAA)器件中形成接触件的方法，包括：接收VGAA器件，所述VGAA器件具有衬底；第一源极/漏极(S/D)区，位于所述衬底上方；隔离结构，位于所述衬底上方并且环绕所述第一S/D区；沟道，位于所述第一S/D区上方；第二S/D区，位于所述沟道上方；栅极，包裹环绕所述沟道；和介电层，位于所述隔离结构和所述第一S/D区上方；蚀刻所述介电层和所述隔离结构以形成开口，其中，所述开口暴露所述第一S/D区的至少两个侧面；在所述开口中形成第一接触层，其中，所述第一接触层具有共形的截面轮廓，并且与所述第一S/D区接触；以及在位于所述第一接触层上方的开口中形成第二接触层。根据本专利技术的又一些实施例，还提供了一种在多栅极半导体器件中形成接触件的方法，包括：接收多栅极半导体器件，所述多栅极半导体器件具有：衬底；第一源极/漏极(S/D)区和第二源极/漏极(S/D)区；沟道，位于所述第一S/D区和所述第二S/D区之间；栅极，接合所述沟道；和介电层，位于所述第一S/D区上方；蚀刻所述介电层以形成开口，其中，所述开口暴露所述第一S/D区的至少两个侧面或者包裹环绕所述第一S/D区；在所述开口中形成第一接触层，其中，所述第一接触层具有共形的截面轮廓，并且与所述第一S/D区接触；以及在位于所述第一接触层上方的开口中形成第二接触层。附图说明结合附图阅读下面的详细描述可以最好地理解本专利技术。需要强调的是，根据行业的标准实践，各个部件未按比例绘制，并且仅用于说明目的。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。图1示出根据本专利技术的各个方面的制造半导体器件的方法的流程图。图2A、图2B、图2C、图3A、图3B、图4A、图4B、图5A和图5B是根据一些实施例的根据图1的方法形成半导体器件的透视图和截面图。图6A、图6B、图7A、图7B、图8A、图8B、图9A和图9B是根据一些实施例的根据图1的方法形成半导体器件的透视图和截面图。图10A和10B是根据图1的方法的一些实施例构造的半导体器件的截面图。图10C、图10D、图10E、图10F、图10G、图10H、图10I、图10J、图10K、图10L、图10M、图10N、图10O和图10P是根据图1的方法的一些实施例构造的半导体器件的截面图。图11A和图11B是根据图1的方法的一些实施例构造的另一半导体器件的截面图。图12示出根据本专利技术的各个方面的制造半导体器件的方法的流程图。图13A、图13B、图14A、图14B、图15、图16、图17、图18和图19是根据一些实施例的根据图2的方法形成的半导体器件的透视图和截面图。图20是根据图2的方法的实施例形成的另一半导体器件的截面图。图21、图22、图23、图24和图25是根据一些实施例的形成图20的半导体器件的截面图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例并且不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述多个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。本专利技术通常涉及半导体器件，并且更具体地涉及具有诸如水平多栅极晶体管和垂直多栅极晶体管的多栅极晶体管的半导体器件。水平多栅极晶体管的实例包括双栅极FET、三栅极FET、欧米茄-栅极FET和水平全环栅(HGAA)FET。垂直多栅极晶体管的实例包括垂直全环栅(VGAA)FET和隧道FET(TFET)。此外，HGAA本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；第一源极/漏极(S/D)区和第二源极/漏极(S/D)区；沟道，位于所述第一S/D区和所述第二S/D区之间；栅极，与所述沟道接合；以及接触部件，连接至所述第一S/D区，其中：所述接触部件包括：第一接触层和位于所述第一接触层上方的第二接触层；所述第一接触层具有共形的截面轮廓；并且所述第一接触层在所述第一S/D区的至少两个侧面上与所述第一S/D区接触或者包裹环绕所述第一S/D区。

【技术特征摘要】
2014.11.18 US 62/081,348;2015.10.01 US 14/872,6731.一种半导体器件，包括：
衬底；
第一源极/漏极(S/D)区和第二源极/漏极(S/D)区；
沟道，位于所述第一S/D区和所述第二S/D区之间；
栅极，与所述沟道接合；以及
接触部件，连接至所述第一S/D区，其中：
所述接触部件包括：第一接触层和位于所述第一接触层上方的第二接
触层；
所述第一接触层具有共形的截面轮廓；并且
所述第一接触层在所述第一S/D区的至少两个侧面上与所述第一S/D
区接触或者包裹环绕所述第一S/D区。
2.根据权利要求1所述的半导体器件，其中，所述第一接触层包括III-V
族半导体的一种。
3.根据权利要求1所述的半导体器件，其中，所述第一接触层包括
InAs、InGaAs、InP和Ge中的一种。
4.根据权利要求1所述的半导体器件，其中，所述第一接触层包括半
导体-金属合金。
5.根据权利要求1所述的半导体器件，其中：
所述第一S/D区包括具有四个侧面的外延部件；并且
所述第一接触层与所述外延部件的四个侧面直接接触。
6.根据权利要求1所述的半导体器件，其中：
所述第一接触层的底面位于所述第一S/D区的顶面下方约5纳米至约
60纳米(nm)范围的深度。
7.根据权利要求1所述的半导体器件，其中，所述栅极包围所述沟道。
8.根据权利要求7所述的半...

【专利技术属性】
技术研发人员：卡洛斯·H·迪亚兹，吴忠政，张家豪，王志豪，让皮埃尔·科林格，林群雄，连万益，梁英强，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71