一种半导体器件的制造方法技术

本发明专利技术的半导体器件的制造方法包括：提供半导体衬底，所述半导体衬底上形成有用于形成N型金属栅极的第一伪栅极和用于形成P型金属栅极的第二伪栅极，所述半导体衬底上还形成有包围所述第一伪栅极和所述第二伪栅极的层间介电层；去除所述第一伪栅极和所述第二伪栅极中的一个以形成第一填充开口，并在所述第一填充开口内形成第一金属栅极；在所述第一金属栅极上形成第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层为易于被等离子体去除的多孔聚合物层；以所述第一硬掩膜层和第二硬掩膜层为掩膜，去除所述第一伪栅极和所述第二伪栅极中的另一个以形成第二填充开口，并去除所述第一硬掩膜层和第二硬掩膜层；在所述第二填充开口内形成第二金属栅极。

Method for manufacturing semiconductor device

Including a manufacturing method of a semiconductor device of the present invention: providing a semiconductor substrate, a first gate is formed for pseudo N metal gate and a second dummy gate forming P type metal gate is formed on the semiconductor substrate, the semiconductor substrate is formed to surround the first dummy gate and the second gate of the pseudo an interlayer dielectric layer; a first opening formed by filling the removal of the first dummy gate and the second dummy gate, and in the first filling the first metal gate opening is formed; forming a first hard mask layer and the second hard mask layer on the first metal gate, the first hard mask the film is easy for porous polymer layer plasma removal; the first hard mask layer and the second hard mask layer as a mask, removing the first dummy gate and the second gate pseudo in another A second fill opening is formed and the first hard mask layer and the second hard mask layer are removed; a second metal gate is formed in the second filling opening.

【技术实现步骤摘要】
一种半导体器件的制造方法
本专利技术涉及半导体
，具体而言涉及一种半导体器件的制造方法。
技术介绍
随着半导体技术的发展，集成电路尤其是超大规模集成电路中的主要器件金属-氧化物-半导体场效应晶体管(简称MOSFET)的几何尺寸一直在不断缩小，器件关键尺寸已缩小到0.1μm的特征尺寸以下，栅介质等效氧化物厚度已小至纳米数量级，使用二氧化硅(SiO2)层作为栅极介质的工艺已经达到其物理电气特性的极限，在65nm工艺的晶体管中的二氧化硅层已经缩小到5个氧原子的厚度。作为阻隔栅极和下层的绝缘体，二氧化硅层已经不能再进一步缩小了，否则产生的漏电流会让晶体管无法正常工作。为此，现有技术已提出的解决方案是，采用金属栅和高介电常数(K)栅介质替代传统的重掺杂多晶硅栅和SiO2(或SiON)栅介质。金属栅极技术包括先形成栅(Gate-first)工艺和后形成栅(Gate-last)工艺。Gate-first工艺是指在对硅片进行漏/源区离子注入以及随后的高温退火步骤之前形成金属栅极，Gate-last工艺则与之相反。由于Gate-first工艺中金属栅极需经受高温工序，因此该工艺可能会引起热稳定性、阈值电压漂移和栅堆叠层再生长等问题，这对于PMOS来说是非常严重的问题。在Gate-last工艺中，由于N型晶体管和P型晶体管需要有不同的功函数金属层，因此，通常需要分别形成N型晶体管的金属栅极和P型晶体管的金属栅极。图1A-1D为采用现有技术的Gate-last工艺形成半导体器件过程中各步骤的剖视图。如图1A所示，提供半导体衬底100。半导体衬底100上形成有用于形成N型金属栅极的第一伪栅极101和用于形成P型金属栅极的第二伪栅极102。在半导体衬底100上以及第一伪栅极101和第二伪栅极102的两侧还形成有应力层103。在应力层103上形成有层间介电层104。如图1B所示，通过形成光刻胶层105，以及曝光显影刻蚀等操作去除第二伪栅极102，以形成第二填充开口106。如图1C所示，在第二填充开口106内形成P型功函数层107和金属栅极108，金属栅极108的材料可以为铝。如图1D所示，去除第一伪栅极101，以形成第一填充开口109。然后，在该第一填充开口109内形成N型功函数金属层和填充金属即可以形成N型金属栅极。然而，采用上述方法容易出现P型金属栅极损坏而导致器件失效的问题，因此，目前亟需一种制作半导体器件的方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提出一种半导体器件的制造方法，可以防止在制作后形成的金属栅极的过程损伤先形成的金属栅极，同时可以避免残余污染半导体器件。本专利技术提供一种半导体器件的制造方法，所述方法包括：步骤S101：提供半导体衬底，所述半导体衬底上形成有用于形成N型金属栅极的第一伪栅极和用于形成P型金属栅极的第二伪栅极，所述半导体衬底上还形成有包围所述第一伪栅极和所述第二伪栅极的层间介电层；步骤S102：去除所述第一伪栅极和所述第二伪栅极中的一个以形成第一填充开口，并在所述第一填充开口内形成第一金属栅极；步骤S103：在所述第一金属栅极上形成第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层为易于被等离子体去除的多孔聚合物层；步骤S104：以所述第一硬掩膜层和第二硬掩膜层为掩膜，去除所述第一伪栅极和所述第二伪栅极中的另一个以形成第二填充开口；步骤S105：在所述第二填充开口内形成第二金属栅极；步骤S106：去除所述第一硬掩膜层和第二硬掩膜层。示例性地，所述步骤S103包括：步骤S1031：在所述层间介电层上依次形成第一硬掩膜层、第二硬掩膜层和光刻胶层；步骤S1032：通过光刻胶层对所述第一硬掩膜层、第二硬掩膜层进行刻蚀，以去除所述第一硬掩膜层和第二硬掩膜层位于第一伪栅极和所述第二伪栅极中未被去除的一个上方的部分，保留位于第一金属栅极上方的部分。示例性地，所述多孔聚合物为SiLKTM多孔聚合物。示例性地，所述SiLKTM多孔聚合物孔径尺寸范围为2.2～19.3nm。示例性地，所述第二硬掩膜层为碳化硅。示例性地，所述碳化硅层含碳量范围在20％～40％。示例性地，在所述步骤S104中通过等离子刻蚀方法去除所述多孔聚合物层和碳化硅层。示例性地，在所述步骤S104中使用NH3或N2/H2等离子体刻蚀去除所述多孔聚合物层和碳化硅层。示例性地，所述第一硬掩膜层厚度为10nm～50nm。示例性地，所述第二硬掩膜层厚度为2nm～5nm。本专利技术的半导体器件的制造方法通过在先形成的金属栅极表面形成第一硬掩膜层和第二硬掩膜层，并以第一硬掩膜层和第二硬掩膜层为掩膜来形成用于后形成的金属栅极的开口，这样既可以保护先形成的金属栅极在后续的刻蚀工艺和清洗工艺中免受损伤，从而有效地避免半导体器件失效，又由于第一硬掩膜层采用易于被等离子体去除的多孔聚合物层，不会产生残余而导致半导体器件污染。此外，由于本专利技术的金属栅极仅经过一道化学机械研磨工艺，因此较容易控制金属栅极的高度损失。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A-1D为采用现有技术的一种Gate-last工艺形成半导体器件过程中各步骤的剖视图；图2A和图2B示出采用现有技术另一种的Gate-last工艺形成半导体器件过程中各步骤的剖视图；图3为本专利技术一实施例的半导体器件的制造方法的工艺流程图；图4A～图4H示出根据本专利技术一实施例的半导体器件的制造方法的相关步骤形成的半导体器件的结构的剖视图；图5为根据本专利技术一实施例的半导体器件的制造方法的一种流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底上形成有用于形成N型金属栅极的第一伪栅极和用于形成P型金属栅极的第二伪栅极，所述半导体衬底上还形成有包围所述第一伪栅极和所述第二伪栅极的层间介电层；去除所述第一伪栅极和所述第二伪栅极中的一个以形成第一填充开口，并在所述第一填充开口内形成第一金属栅极；在所述第一金属栅极上形成第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层为易于被等离子体去除的多孔聚合物层；以所述第一硬掩膜层和第二硬掩膜层为掩膜，去除所述第一伪栅极和所述第二伪栅极中的另一个以形成第二填充开口，在所述第二填充开口内形成第二金属栅极；去除所述第一硬掩膜层和第二硬掩膜层。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底上形成有用于形成N型金属栅极的第一伪栅极和用于形成P型金属栅极的第二伪栅极，所述半导体衬底上还形成有包围所述第一伪栅极和所述第二伪栅极的层间介电层；去除所述第一伪栅极和所述第二伪栅极中的一个以形成第一填充开口，并在所述第一填充开口内形成第一金属栅极；在所述第一金属栅极上形成第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层为易于被等离子体去除的多孔聚合物层；以所述第一硬掩膜层和第二硬掩膜层为掩膜，去除所述第一伪栅极和所述第二伪栅极中的另一个以形成第二填充开口，在所述第二填充开口内形成第二金属栅极；去除所述第一硬掩膜层和第二硬掩膜层。2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述第一金属栅极上形成第一硬掩膜层和第二硬掩膜层的步骤包括：在所述层间介电层上依次形成第一硬掩膜层、第二硬掩膜层和光刻胶层；通过光刻胶层对所述第一硬掩膜层、第二硬掩膜层进行刻蚀，以去除所述第一硬掩膜层和第二硬掩膜层位于第一伪栅极和所述第二伪栅极中未被去除的一个上方的部分，保留位于第一金属栅极上方的部分。3.如权利要求1或2所述的半导体...

【专利技术属性】
技术研发人员：韩秋华，郑喆，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31