【技术实现步骤摘要】
本专利技术涉及半导体制造，尤其涉及一种半导体器件及其形成方法。
技术介绍
1、随着半导体制造技术越来越精密，集成电路也发生着重大的变革，集成在同一芯片上的元器件数量已从最初的几十、几百个增加到现在的数以百万个。为了达到电路密度的要求，半导体集成电路芯片的制作工艺利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其互相连接以具有完整的电子功能。
2、一般讲，半导体器件包括许多电路，这些电路形成一个制造在一硅单晶基片上的集成电路，通常要给定一个复杂的信号路径网络以把分布在基片表面上的电路元件连接起来。这些信号沿着该器件的有效率的路径要求形成多级或多层互连结构，如象基于铜的双镶嵌布线结构。基于铜的互连，由于它能提供在一个复杂的半导体芯片上大量晶体管之间的高速信号传输，因而是可取的。
3、然而在后段工序(beol)互连工艺中，随着器件尺寸的缩小，用于互连结构的尺寸也在缩小，连接上下导电层的通孔的尺寸也减小，通孔的尺寸减少，形成在通孔内的导电插塞的体积减小以及尺寸效应会引起互连电阻增大，导致器件的功耗和电学性能下降的问题。
4、所以如何在不增加通孔尺寸的情况下还能有效降低半导体器件的电阻，提升半导体器件的电学性能，这是目前急需解决的技术问题。
技术实现思路
1、本专利技术解决的问题是提供一种半导体器件及形成方法，以提升半导体器件的性能。
2、为解决上述问题，本专利技术提供一种半导体器件，包括：基底；位于所述基底表面的多个第一导电层，多个所述
3、可选的，所述导电插塞的顶部表面高于所述凹槽的底部表面。
4、可选的，所述第二导电层与所述导电插塞相互平行。
5、可选的，所述凹槽的底部表面呈凹形曲面形，所述凹槽对称的分布在所述导电插塞的两侧。
6、可选的，还包括位于所述第一导电层表面的层间介质层，所述层间介质层内具有通孔，所述通孔沿着所述第一方向分布在所述层间介质层内，所述通孔的底部同时暴露出多个所述第一导电层的表面，所述导电插塞位于所述通孔内。
7、可选的，还包括位于所述层间介质层上的介质层，所述介质层内具有介质层开口，所述介质层开口的底部暴露出所述导电插塞的顶部表面以及所述凹槽，所述第二导电层位于所述介质层开口内。
8、可选的，所述第二导电层的电阻率小于所述导电插塞的电阻率。
9、相应的，本专利技术还提供一种半导体器件的形成方法，包括步骤：提供基底；在所述基底的表面形成多个第一导电层，多个所述第一导电层沿着第一方向排布，且所述第一导电层与第二方向平行，所述第一方向与所述第二方向垂直；在所述基底表面形成导电插塞，所述导电插塞沿着所述第一方向延伸，所述导电插塞的底部同时与多个所述第一导电层的顶部表面接触，所述导电插塞的顶部表面呈凸形面；在所述基底表面形成凹槽，所述凹槽位于所述导电插塞两侧并暴露出所述导电插塞的凸形表面；在所述导电插塞顶部表面和所述凹槽内形成第二导电层。
10、可选的，所述凹槽形成工艺为干法蚀刻工艺，所述干法刻蚀工艺中的刻蚀气体包括富含氟等离子体。
11、可选的，所述凹槽的底部表面与所述导电插塞的呈凸形面之间的高度差范围为20埃至80埃。
12、可选的，所述第二导电层与所述导电插塞相互平行。
13、可选的，所述凹槽的底部表面呈凹形曲面形，所述凹槽对称的分布在所述导电插塞的两侧。
14、可选的，形成所述第一导电层之后，形成所述导电插塞之前，还包括在所述第一导电的表面形成层间介质层，刻蚀所述层间介质层，在所述层间介质层内形成通孔，所述通孔沿着所述第一方向延伸，所述通孔的底部同时暴露出多个所述第一导电层的表面。
15、可选的，形成所述通孔之后，在所述通孔内形成初始导电插塞。
16、可选的，形成所述初始导电插塞之后，形成所述第二导电层之前，还包括：在所述层间介质层的表面形成介质层，刻蚀所述介质层，在所述介质层内具有介质层开口，所述介质层开口的底部暴露出所述初始导电插塞的顶部表面和所述初始导电插塞侧壁的部分所述层间介质层的表面。
17、可选的，刻蚀暴露出的所述层间介质层和所述初始导电插塞的顶部表面，在所述层间介质层内形成所述凹槽以及所述导电插塞，所述导电插塞的顶部表面呈凸形面，所述凹槽暴露出所述导电插塞的凸形表面。
18、与现有技术相比，本专利技术的技术方案具有以下优点：
19、本专利技术结构的技术方案中，导电插塞的顶部表面呈凸形面，凹槽暴露出导电插塞的凸形表面，位于导电插塞顶部和凹槽内的第二导电层能够将导电插塞的顶部包裹且填充满凹槽，第二导电层与导电插塞之间接触面积得到增大且同时增加了第二导电层的填充量，这样降低了第二导电层与导电插塞之间的接触电阻，从而使得整个半导体器件的接触电阻得到降低，降低了半导体器件的功能消耗。
20、进一步，第二导电层的电阻率小于导电插塞的电阻率，由于凹槽的存在，较小电阻率的第二导电层的体积量增大，从而得到降低互连线以及第二导电层与导电插塞之间的整体电阻的目的，具有较广泛的应用范围。
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1.一种半导体器件，其特征在于，包括：
2.如权利要求1所述的半导体器件，其特征在于，所述导电插塞的顶部表面高于所述凹槽的底部表面。
3.如权利要求1所述的半导体器件，其特征在于，所述第二导电层与所述导电插塞相互平行。
4.如权利要求1所述的半导体器件，其特征在于，所述凹槽的底部表面呈凹形曲面形，所述凹槽对称的分布在所述导电插塞的两侧。
5.如权利要求1所述的半导体器件，其特征在于，还包括位于所述第一导电层表面的层间介质层，所述层间介质层内具有通孔，所述通孔沿着所述第一方向分布在所述层间介质层内，所述通孔的底部同时暴露出多个所述第一导电层的表面，所述导电插塞位于所述通孔内。
6.如权利要求5所述的半导体器件，其特征在于，还包括位于所述层间介质层上的介质层，所述介质层内具有介质层开口，所述介质层开口的底部暴露出所述导电插塞的顶部表面以及所述凹槽，所述第二导电层位于所述介质层开口内。
7.如权利要求1所述的半导体器件，其特征在于，所述第二导电层的电阻率小于所述导电插塞的电阻率。
8.一种半导体器件的形
9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述凹槽形成工艺为干法蚀刻工艺，所述干法刻蚀工艺中的刻蚀气体包括富含氟等离子体。
10.如权利要求8所述的半导体器件的形成方法，其特征在于，所述凹槽的底部表面与所述导电插塞的呈凸形面之间的高度差范围为20埃至80埃。
11.如权利要求8所述的半导体器件的形成方法，其特征在于，所述第二导电层与所述导电插塞相互平行。
12.如权利要求8所述的半导体器件的形成方法，其特征在于，所述凹槽的底部表面呈凹形曲面形，所述凹槽对称的分布在所述导电插塞的两侧。
13.如权利要求8所述的半导体器件的形成方法，其特征在于，形成所述第一导电层之后，形成所述导电插塞之前，还包括在所述第一导电的表面形成层间介质层，刻蚀所述层间介质层，在所述层间介质层内形成通孔，所述通孔沿着所述第一方向延伸，所述通孔的底部同时暴露出多个所述第一导电层的表面。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，形成所述通孔之后，在所述通孔内形成初始导电插塞。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，形成所述初始导电插塞之后，形成所述第二导电层之前，还包括：在所述层间介质层的表面形成介质层，刻蚀所述介质层，在所述介质层内具有介质层开口，所述介质层开口的底部暴露出所述初始导电插塞的顶部表面和所述初始导电插塞侧壁的部分所述层间介质层的表面。
16.如权利要求15所述的半导体器件的形成方法，其特征在于，刻蚀暴露出的所述层间介质层和所述初始导电插塞的顶部表面，在所述层间介质层内形成所述凹槽以及所述导电插塞，所述导电插塞的顶部表面呈凸形面，所述凹槽暴露出所述导电插塞的凸形表面。
...【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
2.如权利要求1所述的半导体器件，其特征在于，所述导电插塞的顶部表面高于所述凹槽的底部表面。
3.如权利要求1所述的半导体器件，其特征在于，所述第二导电层与所述导电插塞相互平行。
4.如权利要求1所述的半导体器件，其特征在于，所述凹槽的底部表面呈凹形曲面形，所述凹槽对称的分布在所述导电插塞的两侧。
5.如权利要求1所述的半导体器件，其特征在于，还包括位于所述第一导电层表面的层间介质层，所述层间介质层内具有通孔，所述通孔沿着所述第一方向分布在所述层间介质层内，所述通孔的底部同时暴露出多个所述第一导电层的表面，所述导电插塞位于所述通孔内。
6.如权利要求5所述的半导体器件，其特征在于，还包括位于所述层间介质层上的介质层，所述介质层内具有介质层开口，所述介质层开口的底部暴露出所述导电插塞的顶部表面以及所述凹槽，所述第二导电层位于所述介质层开口内。
7.如权利要求1所述的半导体器件，其特征在于，所述第二导电层的电阻率小于所述导电插塞的电阻率。
8.一种半导体器件的形成方法，其特征在于，包括步骤：
9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述凹槽形成工艺为干法蚀刻工艺，所述干法刻蚀工艺中的刻蚀气体包括富含氟等离子体。
10.如权利要求8所述的半导体器件的形成方法，其特征在于，所述凹槽的底部表面与所述导电...
【专利技术属性】
技术研发人员：吴轶超，金吉松，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：
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