超结器件及其制造方法技术

本发明专利技术公开了一种超结器件，超结器件单元包括：沟槽栅，形成于N型柱顶部；在沟槽栅两侧形成有沟道区；源区形成于所述沟道区表面，漏区形成于超结结构的底部；在沟槽栅的底部形成有P型表面埋层，P型表面埋层和沟槽栅的底部接触且P型表面埋层的宽度小于栅极沟槽的宽度，电荷流动区设置有P型环，在超结器件反向击穿时P型表面埋层形成一条反向空穴雪崩电流的路径，从而减小沟槽栅对反向空穴雪崩电流的聚集能力并从而提高器件的UIS能力。本发明专利技术还公开了一种超结器件的制造方法。本发明专利技术能提高器件的UIS能力，能减少器件的Cgd从而降低器件的开关损耗，工艺成本低，还能减少P型表面埋层对器件的导通电阻的影响。

Over junction device and method of manufacturing the same

The invention discloses a super junction device, super junction device unit includes a trench gate, formed in the top of the N type column; a channel region is formed in the trench gate on both sides; the source region is formed on the surface of the channel region, a drain region is formed on the bottom of the super junction structure; P surface type buried layer is formed at the bottom of the trench, the width of contact and P type surface buried layer at the bottom of the P type buried layer surface and a trench gate is less than the width of the trench gate, charge flow area is provided with a P type ring path in the super junction device breakdown P type buried layer surface to form a reverse avalanche current hole, thereby reducing the a small hole on the reverse trench gate avalanche current aggregation ability and thus improve the ability of UIS devices. The invention also discloses a manufacturing method of the super junction device. The invention can improve the UIS capability of the device, reduce the Cgd of the device, thereby reducing the switching loss of the device, and the process cost is low, and the influence of the P type surface buried layer on the on resistance of the device is also reduced.

【技术实现步骤摘要】
超结器件及其制造方法
本专利技术涉及半导体集成电路制造领域，特别是涉及一种超结器件，本专利技术还涉及该超结器件的制造方法。
技术介绍
超结MOSFET采用新的耐压层结构，利用一系列的交替排列的半导体P型薄层和N型薄层组成的超结结构来在截止状态下在较低电压下就将所述P型薄层和N型薄层耗尽,实现电荷相互补偿,从而使P型薄层和N型薄层在高掺杂浓度下能实现高的击穿电压，从而同时获得低导通电阻和高击穿电压,打破传统功率MOSFET理论极限。超结器件在开关应用中，超结器件如超结MOSFET的无箝位电感开关(UnclampedinductiveSwitching，UIS)能力涉及到整个器件的可靠性，所以非常重要。超结MOSFET为了获得稳定的击穿电压和器件性能，反向击穿一般都设计发生在电荷流动区即器件单元(Cell)区。此时，影响器件UIS能力的关键因素是寄生三极管导通的难易程度。由于在反向偏置时，多晶硅栅为零偏，所以对N型柱即N型薄层中的空穴雪崩电流有一定的聚集效应，导致空穴电流在多晶硅栅的聚集后几乎全部通过P型体区即沟道区并汇集到源极的接触孔，由于有较大电流通过沟道区和N型柱组成的PN结附近，从而使寄生三极管有较大的导通风险，显著降低器件的UIS可靠性。
技术实现思路
本专利技术所要解决的技术问题是提供一种超结器件，能提高器件的UIS能力。为此，本专利技术还提供一种超结器件的制造方法。为解决上述技术问题，本专利技术提供的超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间。超结结构由多个N型柱和P型柱交替排列组成，一个所述N型柱和相邻的一个所述P型柱组成一个超结单元；在所述电荷流动区中一个所述超结单元中形成有一个所述超结器件单元，所述超结器件单元包括：沟槽栅，包括形成于所述N型柱顶部的栅极沟槽、形成于所述栅极沟槽底部表面和侧面的栅介质层以及填充于所述栅极沟槽中的多晶硅栅。在所述沟槽栅两侧形成有由P阱组成的沟道区，所述沟道区还延伸到所述P型柱的顶部；被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道。由N+区组成的源区形成于所述沟道区表面，由N+区组成的漏区形成于所述超结结构的底部。所述源区的顶部通过接触孔连接到由正面金属层组成的源极，所述多晶硅栅的顶部通过接触孔连接到由正面金属层组成的栅极。在所述沟槽栅的底部形成有P型表面埋层，所述P型表面埋层和所述沟槽栅的底部接触，在所述超结器件反向击穿时所述P型表面埋层形成一条反向空穴雪崩电流的路径，从而减小所述沟槽栅对反向空穴雪崩电流的聚集能力并从而提高器件的UIS能力。所述P型表面埋层的宽度小于所述栅极沟槽的宽度，通过缩小所述P型表面埋层的宽度来减少所述P型表面埋层对器件的导通电阻的影响。进一步的改进是，所述过渡区的表面形成有第一P型环，所述第一P型环环绕在所述电荷流动区的周侧，各所述超结器件单元的所述P型表面埋层延伸到所述过渡区中并和所述第一P型环接触，所述第一P型环接触的顶部通过接触孔连接到所述源极，所述反向空穴雪崩电流的路径包括由所述P型表面埋层、所述第一P型环以及所述源极连接形成的电连接路径。进一步的改进是，在所述电荷流动区的表面形成有一条以上的第二P型环，各所述第二P型环的长度方向和各所述沟槽栅的长度方向垂直，各所述第二P型环的两侧和所述第一P型环连接，各所述第二P型环的顶部通过接触孔连接到所述源极；各所述第二P型环的深度大于各所述沟槽栅的深度，各所述P型表面埋层和各所述第二P型环垂直相交且形成接触；所述反向空穴雪崩电流的路径包括由所述P型表面埋层、所述第二P型环以及所述源极连接形成的电连接路径。进一步的改进是，所述第一P型环和所述第二P型环采用相同的工艺同时形成。进一步的改进是，各所述第二P型环等间距平行排列在所述电荷流动区。进一步的改进是，在所述第二P型环所覆盖的区域中未形成由N+区组成的源区，使得沿所述沟槽栅的长度方向上，所述源区的各N+区呈一段一段的岛结构。进一步的改进是，在所述源区对应的接触孔的底部形成有由P+区组成的阱区引出区，所述阱区引出去的结深大于所述源区的结深并和所述沟道区相接触。进一步的改进是，所述超结结构形成于N型外延层表面，所述P型柱由填充于形成于所述N型外延层中的超结沟槽的P型外延层组成，所述N型柱由各所述P型柱之间的N型外延层组成。进一步的改进是，所述N型外延层形成于半导体衬底表面，所述漏区由背面减薄后的所述半导体衬底经过N+掺杂组成，在所述漏区的背面形成有由背面金属层组成的漏极。进一步的改进是，所述栅极沟槽通过采用刻蚀形成，所述栅极沟槽的刻蚀时采用硬质掩模层作为掩模，所述硬质掩模层的掩模通过光刻刻蚀形成，所述硬质掩模层的掩模的开口宽度等于所述P型表面埋层的宽度，所述栅极沟槽的刻蚀包括以所述硬质掩模层为掩模的各项异性刻蚀，该各项异性刻蚀完成后进行P型离子注入形成所述P型表面埋层，之后进行各项同时刻蚀使所述栅极沟槽的宽度扩展到需要值。进一步的改进是，所述栅极沟槽通过采用刻蚀形成，所述栅极沟槽的刻蚀时采用硬质掩模层作为掩模，所述硬质掩模层的掩模通过光刻刻蚀形成，所述硬质掩模层的掩模的开口宽度等于所述栅极沟槽的宽度，所述栅极沟槽刻蚀完成后在所述栅极沟槽底部表面和侧壁表面形成一层沟槽氧化膜，通过所述栅极沟槽两侧面的所述沟槽氧化膜之间的间距定义所述P型表面埋层的宽度并以所述沟槽氧化膜和所述硬质掩模层为掩模进行P型离子注入形成所述P型表面埋层。进一步的改进是，所述栅极沟槽通过采用光刻刻蚀形成，所述栅极沟槽形成后，在所述栅极沟槽中填充多晶硅形成所述多晶硅栅时分两步，第一步填充的多晶硅使所述栅极沟槽的开口宽度减小到所述P型表面埋层的宽度所需值，在第一步填充多晶硅完成后进行P型离子注入形成所述P型表面埋层。进一步的改进是，所述P型表面埋层的的P型离子注入的注入杂质为硼，注入剂量为1e10cm-2～1e16cm-2，注入角度为0度。为解决上述技术问题，本专利技术提供的超结器件的制造方法的超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间；超结结构由多个N型柱和P型柱交替排列组成；一个所述N型柱和相邻的一个所述P型柱组成一个超结单元；在所述电荷流动区中一个所述超结单元对应形成一个所述超结器件单元；其特征在于：在形成所述超结结构之后采用如下步骤形成所述超结器件单元：步骤一、采用光刻刻蚀工艺在所述N型柱顶部的栅极沟槽。步骤二、采用P型离子注入工艺在所述沟槽栅的底部形成P型表面埋层；所述P型表面埋层的宽度小于所述栅极沟槽的宽度，通过缩小所述P型表面埋层的宽度来减少所述P型表面埋层对器件的导通电阻的影响。步骤三、在所述栅极沟槽的底部表面和侧面形成栅介质层。步骤四、在形成有所述栅介质层的所述栅极沟槽中填充多晶硅栅从而组成沟槽栅。所述P型表面埋层和所述沟槽栅的底部接触，在所述超结器件反向击穿时所述P型表面埋层形成一条反向空穴雪崩电流的路径，从而减小所述沟槽栅对反向空穴雪崩电流的聚集能力并从而提高器件的UIS能力。步骤五、形成P阱，由所述P阱组成沟道区；所述P阱位于所述沟槽栅两侧并延伸到所述P型柱的顶部；被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道本文档来自技高网...

【技术保护点】
一种超结器件，其特征在于：超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间；超结结构由多个N型柱和P型柱交替排列组成，一个所述N型柱和相邻的一个所述P型柱组成一个超结单元；在所述电荷流动区中一个所述超结单元中形成有一个所述超结器件单元，所述超结器件单元包括：沟槽栅，包括形成于所述N型柱顶部的栅极沟槽、形成于所述栅极沟槽底部表面和侧面的栅介质层以及填充于所述栅极沟槽中的多晶硅栅；在所述沟槽栅两侧形成有由P阱组成的沟道区，所述沟道区还延伸到所述P型柱的顶部；被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道；由N+区组成的源区形成于所述沟道区表面，由N+区组成的漏区形成于所述超结结构的底部；所述源区的顶部通过接触孔连接到由正面金属层组成的源极，所述多晶硅栅的顶部通过接触孔连接到由正面金属层组成的栅极；在所述沟槽栅的底部形成有P型表面埋层，所述P型表面埋层和所述沟槽栅的底部接触，在所述超结器件反向击穿时所述P型表面埋层形成一条反向空穴雪崩电流的路径，从而减小所述沟槽栅对反向空穴雪崩电流的聚集能力并从而提高器件的UIS能力；所述P型表面埋层的宽度小于所述栅极沟槽的宽度，通过缩小所述P型表面埋层的宽度来减少所述P型表面埋层对器件的导通电阻的影响。...

【技术特征摘要】
1.一种超结器件，其特征在于：超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间；超结结构由多个N型柱和P型柱交替排列组成，一个所述N型柱和相邻的一个所述P型柱组成一个超结单元；在所述电荷流动区中一个所述超结单元中形成有一个所述超结器件单元，所述超结器件单元包括：沟槽栅，包括形成于所述N型柱顶部的栅极沟槽、形成于所述栅极沟槽底部表面和侧面的栅介质层以及填充于所述栅极沟槽中的多晶硅栅；在所述沟槽栅两侧形成有由P阱组成的沟道区，所述沟道区还延伸到所述P型柱的顶部；被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道；由N+区组成的源区形成于所述沟道区表面，由N+区组成的漏区形成于所述超结结构的底部；所述源区的顶部通过接触孔连接到由正面金属层组成的源极，所述多晶硅栅的顶部通过接触孔连接到由正面金属层组成的栅极；在所述沟槽栅的底部形成有P型表面埋层，所述P型表面埋层和所述沟槽栅的底部接触，在所述超结器件反向击穿时所述P型表面埋层形成一条反向空穴雪崩电流的路径，从而减小所述沟槽栅对反向空穴雪崩电流的聚集能力并从而提高器件的UIS能力；所述P型表面埋层的宽度小于所述栅极沟槽的宽度，通过缩小所述P型表面埋层的宽度来减少所述P型表面埋层对器件的导通电阻的影响。2.如权利要求1所述的超结器件，其特征在于：所述过渡区的表面形成有第一P型环，所述第一P型环环绕在所述电荷流动区的周侧，各所述超结器件单元的所述P型表面埋层延伸到所述过渡区中并和所述第一P型环接触，所述第一P型环接触的顶部通过接触孔连接到所述源极，所述反向空穴雪崩电流的路径包括由所述P型表面埋层、所述第一P型环以及所述源极连接形成的电连接路径。3.如权利要求2所述的超结器件，其特征在于：在所述电荷流动区的表面形成有一条以上的第二P型环，各所述第二P型环的长度方向和各所述沟槽栅的长度方向垂直，各所述第二P型环的两侧和所述第一P型环连接，各所述第二P型环的顶部通过接触孔连接到所述源极；各所述第二P型环的深度大于各所述沟槽栅的深度，各所述P型表面埋层和各所述第二P型环垂直相交且形成接触；所述反向空穴雪崩电流的路径包括由所述P型表面埋层、所述第二P型环以及所述源极连接形成的电连接路径。4.如权利要求3所述的超结器件，其特征在于：所述第一P型环和所述第二P型环采用相同的工艺同时形成。5.如权利要求3所述的超结器件，其特征在于：各所述第二P型环等间距平行排列在所述电荷流动区。6.如权利要求3所述的超结器件，其特征在于：在所述第二P型环所覆盖的区域中未形成由N+区组成的源区，使得沿所述沟槽栅的长度方向上，所述源区的各N+区呈一段一段的岛结构。7.如权利要求1所述的超结器件，其特征在于：在所述源区对应的接触孔的底部形成有由P+区组成的阱区引出区，所述阱区引出去的结深大于所述源区的结深并和所述沟道区相接触。8.如权利要求1所述的超结器件，其特征在于：所述超结结构形成于N型外延层表面，所述P型柱由填充于形成于所述N型外延层中的超结沟槽的P型外延层组成，所述N型柱由各所述P型柱之间的N型外延层组成。9.如权利要求8所述的超结器件，其特征在于：所述N型外延层形成于半导体衬底表面，所述漏区由背面减薄后的所述半导体衬底经过N+掺杂组成，在所述漏区的背面形成有由背面金属层组成的漏极。10.如权利要求1所述的超结器件，其特征在于：所述栅极沟槽通过采用刻蚀形成，所述栅极沟槽的刻蚀时采用硬质掩模层作为掩模，所述硬质掩模层的掩模通过光刻刻蚀形成，所述硬质掩模层的掩模的开口宽度等于所述P型表面埋层的宽度，所述栅极沟槽的刻蚀包括以所述硬质掩模层为掩模的各项异性刻蚀，该各项异性刻蚀完成后进行P型离子注入形成所述P型表面埋层，之后进行各项同时刻蚀使所述栅极沟槽的宽度扩展到需要值。11.如权利要求1所述的超结器件，其特征在于：所述栅极沟槽通过采用刻蚀形成，所述栅极沟槽的刻蚀时采用硬质掩模层作为掩模，所述硬质掩模层的掩模通过光刻刻蚀形成，所述硬质掩模层的掩模的开口宽度等于所述栅极沟槽的宽度，所述栅极沟槽刻蚀完成后在所述栅极沟槽底部表面和侧壁表面形成一层沟槽氧化膜，通过所述栅极沟槽两侧面的所述沟槽氧化膜之间的间距定义所述P型表面埋层的宽度并以所述沟槽氧化膜和所述硬质掩模层为掩模进行P型离子注入形成所述P型表面埋层。12.如权利要求1所述的超结器件，其特征在于：所述栅极沟槽通过采用光刻刻蚀形成，所述栅极沟槽形成后，在所述栅极沟槽中填充多晶硅形成所述多晶硅栅时分两步，第一步填充的多晶硅使所述栅极沟槽的开口宽度减小到所述P型表面埋层的宽度所需值，在第一步填充多晶硅完成后进行P型离子注入形成所述P型表面埋层。13.如权利要求10或11或12所述的超结器件，其特征在于：所述P型表面埋层的的P型离子注入的注入杂质为硼，注入剂量为1e10cm-2～1e16cm-2，注入角度为0度。14.一种超结器件的制造方法，超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间；超结结构由多个N型柱和P型柱交替排列组成；一个所述N型柱和相邻的一个所述P型柱组成一个超结单元；在所述电荷流动区中一个所述超结单元对应形成一个所述超结器件单元；其特征在于：在形成所述超结结构之后采用如下步骤形成所述超结器件单元：步骤一、采用光...

【专利技术属性】
技术研发人员：李昊，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31