降低SOI衬底电容效应的衬底结构及其制备方法技术
Substrate structure for reducing capacitance effect of SOI substrate and preparation method thereof
The invention provides a method for reducing SOI substrate capacitance effect of substrate structure and preparation method thereof, forming a shallow trench isolation on SOI substrate, and forming a trench through the shallow trench isolation and the oxide layer, forming the rich trap layer in the trench, which connected to the substrate, the rich layer can trap capture free carrier, to avoid abnormal SOI substrate capacitance characteristics; in addition, the rich trap layer and the grid can be formed at the same time, can reduce the production cost.
【技术实现步骤摘要】
降低SOI衬底电容效应的衬底结构及其制备方法
本专利技术涉及半导体制造领域，尤其涉及一种降低SOI衬底电容效应的衬底结构及其制备方法。
技术介绍
绝缘体上硅(SOI)技术在90年代后期首次被商业化。绝缘体上硅SOI技术的定义性特性是其内形成电路的半导体区与体衬底被电绝缘层隔离。将电路与体衬底隔离的一个优点是寄生电容显著减小，寄生电容允许达到更理想的功率-速度性能水平。因此，SOI结构对于高频应用，比如射频(RF)通信电路而言尤其有吸引力。由于消费者的需求加剧了RF通信电路所面临的功率限制，因此SOI技术的重要性持续增加。通常情况下，器件的金属连线会形成在SOI衬底上，这就使SOI衬底构成了一电容结构。当对器件进行施加电压或电流信号时，SOI衬底构成的电容便会影响其电容特性，导致输出信号被扭曲。现有技术中，为了解决上述问题，通常会使用富陷阱层SOI衬底。具体的，请参考图1，其包括硅衬底10，形成在硅衬底10表面的富陷阱层20，形成在富陷阱层20表面的氧化层30以及形成在氧化层30表面的顶层硅40。其中，后续会在顶层硅40上形成器件以及金属连线。所述富陷阱层20材质为...
【技术保护点】
一种降低SOI衬底电容效应的衬底结构，其特征在于，包括：衬底、氧化层、顶层硅、浅沟槽隔离、沟槽及富陷阱层；其中，所述氧化层形成在所述衬底表面，所述顶层硅及浅沟槽隔离均形成在所述氧化层表面，所述沟槽贯穿所述浅沟槽隔离及氧化层，暴露出部分所述衬底，所述富陷阱层填充于所述沟槽内，所述富陷阱层的厚度小于所述沟槽的深度。
【技术特征摘要】
1.一种降低SOI衬底电容效应的衬底结构，其特征在于，包括：衬底、氧化层、顶层硅、浅沟槽隔离、沟槽及富陷阱层；其中，所述氧化层形成在所述衬底表面，所述顶层硅及浅沟槽隔离均形成在所述氧化层表面，所述沟槽贯穿所述浅沟槽隔离及氧化层，暴露出部分所述衬底，所述富陷阱层填充于所述沟槽内，所述富陷阱层的厚度小于所述沟槽的深度。2.如权利要求1所述的降低SOI衬底电容效应的衬底结构，其特征在于，所述沟槽的宽度小于等于所述富陷阱层的厚度的2倍。3.如权利要求1所述的降低SOI衬底电容效应的衬底结构，其特征在于，所述沟槽为多个平行排列的条状沟槽。4.如权利要求1所述的降低SOI衬底电容效应的衬底结构，其特征在于，所述沟槽为多个垂直交错排列的网格状沟槽。5.如权利要求1所述的降低SOI衬底电容效应的衬底结构，其特征在于，所述富陷阱层为未掺杂的多晶硅。6.一种降低SOI衬底电容效应的衬底结构的制备方法，用于制备如权利要求1中所述的降低SOI衬底电容效应的衬底结构，其特征在于，包括步骤：提供SOI衬底，所...
【专利技术属性】
技术研发人员：刘张李，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31
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