低米勒电容的超级接面功率晶体管制造方法技术

本发明专利技术公开了一种低米勒电容的超级接面功率晶体管制造方法。首先提供一N型漏极基底，并在N型漏极基底形成一P型外延层。接着，在一晶胞区域内的P型外延层中形成至少一沟槽，并且在沟槽的表面形成一缓冲层。填入一N型掺质来源层到沟槽内，并且回蚀刻N型掺质来源层，以在沟槽的上部形成一凹陷结构。在凹陷结构的表面形成一栅极氧化层，同时，使N型掺质来源层内的N型掺质经由缓冲层扩散到P型外延层，而形成一N型基体掺杂区。接着，在凹陷结构内填入一栅极导体，并且在栅极导体周围的P型外延层内形成一N+型源极掺杂区。

【技术实现步骤摘要】

本专利技术涉及功率半导体装置
，特别是涉及ー种具有低米勒电容的超级接面(super-junction)功率金氧半场效晶体管(power M0SFET)装置的制作方法。
技术介绍
功率半导体装置常应用在电源管理的部分，例如，切换式电源供应器、计算机中心或周边电源管理1C、背光板电源供应器或马达控制等等用途，其种类包含有绝缘栅双极性晶体管(insulated gate bipolar transistor, IGBT)、金氧半场效晶体管(metal-oxi de-semi conductor field-effect transistor, M0SFET)与双载子接面晶体管(bipolar junction transistor,BJT)等装置。其中，由在MOSFET可节省电能且可提供较快的装置切換速度，因此被广泛地应用各领域中。 在现今的功率装置中，有ー种类型是在基底中设置成交替的P型外延层与N型外延层，如此在基底中形成多个垂直在基底表面的PN接面，并且这些PN接面互相平行，这样的功率装置又叫做超级接面功率MOSFET装置。通常，在超级接面功率MOSFET装置上会设置栅极结构，用以控制装置的电流开关。但是，上述现今技术仍有缺点需要进ー步改进，例如，晶体管的信道长度不易控制，造成较低的临界电压(threshold voltage, Vt)。除此之外，过去的超级接面功率MOSFET装置具有较高的米勒电容，导致较高的切换损失(switchingloss),影响装置效能。所以，目前业界仍需ー种改良的超级接面的功率半导体装置的制作方法，以克服先前技艺的缺点与不足。
技术实现思路
本专利技术的主要目的即在提供一种功率半导体装置的制作方法，能够简化低米勒电容的超级接面功率晶体管的制造步骤。本专利技术提供一种。首先提供一 N型漏极基底，并在N型漏极基底形成一 P型外延层。接着，在一晶胞区域内的P型外延层中形成至少ー沟槽，并在沟槽的表面形成ー缓冲层。填入一 N型掺质来源层在沟槽内，并回蚀刻N型掺质来源层，以在沟槽的上端形成ー凹陷结构。在凹陷结构的表面形成一栅极氧化层，同时，使N型掺质来源层内的N型掺质经由缓冲层扩散至P型外延层，以形成一 N型基体掺杂区。接着，在凹陷结构内填入一栅极导体，并在栅极导体周围的P型外延层内形成一 N型源极掺杂区。本专利技术还提供一种，首先提供一 N型漏极基底，并在N型漏极基底内形成一 P型外延层。接着，在一外围耐压区域内的P型外延层中形成至少ー沟槽，并在沟槽的表面形成ー缓冲层。填入一 N型掺质来源层在沟槽内，并回蚀刻N型掺质来源层，以在沟槽的上端形成ー凹陷结构。在凹陷结构的表面形成ー栅极氧化层，同时，使N型掺质来源层内的N型掺质经由缓冲层扩散到P型外延层，形成一 N型基体掺杂区。接着，去除外围耐压区域内的栅极氧化层并且在凹陷结构内填入一栅极导体。为了让本专利技术的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合附图，作详细说明。但是下述的优选实施方式与附图仅用来參考与说明，不是用来对本专利技术加以限制。附图说明图I到图8是意图。图9到图11是意图。其中，附图标记说明如下120N型漏极基底140晶胞区域 160外围耐压区域180P型外延层180aP 型井180bP 型井240硬掩模层250缓冲层260沟槽260a沟槽260b沟槽270N型掺质来源层280凹陷结构280a凹陷结构280b凹陷结构290N型基体掺杂区360栅极氧化层370栅极导体370a栅极导体370b栅极导体380有源区域390光致抗蚀剂图案400N+型源极掺杂区410垂直晶体管420信道430介电层440接触洞540P型重掺杂区550金属层550a源极图案560源极导体570阻挡层580保护层具体实施例方式图I至图11是低米勒电容的超级接面功率晶体管的制造方法示意图，其中附图中相同的装置或部位会用相同的符号来表示。需注意的是，附图是以说明作为目的，并未依照原尺寸作图。首先，在图1，提供一 N型漏极基底120。N型漏极基底120上定义有一晶胞区域(cell region) 140和一外围耐压区域(termination region) 160,其中晶胞区域140是用来设置具有开关功能的晶体管装置，而外围耐压区域160是用来延缓晶胞区域140的高强度电场向外扩散的耐压结构。接着，根据本专利技术的優選具体实施例中，在晶胞区域140和一外围耐压区域160内，可以利用一外延エ艺在第一导电型基材120上形成一 P型外延层180。其中，在完成P型外延层180后，可选择继续进行ー离子注入エ艺，使P型外延层180上方的特定区域形成一 P型井180a。且较佳者，P型井180a的掺杂浓度大于所述的P型外延层180的掺杂浓度。上述外延エ艺可以利用一化学气相沉积エ艺或其它合适方法形成。接着，在P型外延层180上形成一硬掩模层240，此硬掩模层240的组成可以包含氮化硅(Si3N4)或ニ氧化硅(SiO2)。參考图2，接着，分别在晶胞区域140和外围耐压区160进行一光刻蚀刻エ艺，在硬掩模层240和P型外延层180中形成至少ー沟槽260，包括沟槽260a及沟槽260b，其中沟槽260a设置在晶胞区域140内，而沟槽260b设置在外围耐压区域160内，而且这些沟槽260会深入到N型漏极基底120。接着，在沟槽260的表面形成一缓冲层250，其中缓冲层250是藉由热氧化法形成，且其组成包含有氧化硅。如图3,接着沉积ー N型掺质来源层270,例如砷掺杂娃玻璃(arsenicsilicateglass, ASG)，使N型掺质来源层270填满沟渠260，然后再进行回蚀刻，以去除硬掩模层240 (图未示)表面上的N型掺质来源层270，并在沟槽260的上端形成一凹陷结构280，包括位在晶胞区域140内的凹陷结构280a，和位在外围耐压区域160内的凹陷结构280b。其中，所述的凹陷结构280的深度约略等在P型井180a的接面深度。接着，进行一光刻蚀刻 エ艺，并可在晶胞区域140进行ー斜向离子注入エ艺，以在凹陷结构280a的表面形成ー离子掺杂区，可藉由离子掺杂区调整位在P型井180a内的垂直通道(图未示)的临界电压(threshold voltage, Vt)。继续,去除硬掩模层240 (图未示)，以暴露出P型外延层180的上表面。如图4所示，接着，在凹陷结构280的表面形成ー栅极氧化层360，同时，使N型掺质来源层270的N型掺质经由缓冲层250扩散至P型外延层180，以形成一 N型基体掺杂区290。其中N型基体掺杂区290包围各沟渠260。接着，进行ー蚀刻エ艺，以去除凹陷结构280b内的栅极氧化层360。接着，在晶胞区域140和外围耐压区域160全面沉积ー栅极导体370，使栅极导体370填入凹陷结构280中，其中，栅极导体370可包含多晶硅。接着，如图5所示,进行一化学机械抛光エ艺(chemical mechanical polishing,CMP)，将位在P型外延层180上方的栅极导体370去除，并且可以继续进行回蚀刻エ艺，以完全去除P型外延层180上的栅极导体370，所以会形成栅极导体370a及栅极导体370b。值得注意的是，这个时候填入凹陷结构280a内的栅极本文档来自技高网...

【技术保护点】
一种低米勒电容的超级接面功率晶体管制造方法，其特征在于包含有：提供一N型漏极基底；在所述的N型漏极基底形成一P型外延层；在一晶胞区域内的所述的P型外延层中形成至少一沟槽；在所述沟槽的表面形成一缓冲层；在所述沟槽内填入一N型掺质来源层；回蚀刻所述的N型掺质来源层，以在所述沟槽的上部形成一凹陷结构；在所述凹陷结构的表面形成一栅极氧化层，同时，使所述的N型掺质来源层内的N型掺质经由所述的缓冲层扩散至所述的P型外延层，以形成一N型基体掺杂区；在所述的凹陷结构内填入一栅极导体；以及在所述的栅极导体周围的所述的P型外延层内形成一N+型源极掺杂区。

【技术特征摘要】
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【专利技术属性】
技术研发人员：林永发，徐守一，吴孟韦，陈面国，石逸群，
申请(专利权)人：茂达电子股份有限公司，
类型：发明
国别省市：