半导体器件及其制造方法技术

公开了一种半导体器件及其制造方法。该方法包括：在衬底上形成栅极；形成从内往外依次包括第一材料层、第二材料层和第三材料层的叠层，以覆盖衬底表面和栅极的上表面以及栅极的两侧侧壁；蚀刻叠层，以在栅极的两侧侧壁上形成侧壁间隔件，侧壁间隔件包括第一材料层、第二材料层和第三材料层的剩余部分；执行离子注入以在栅极两侧分别形成源区和漏区；去除第三材料层的剩余部分的部分或全部；执行预清洗工艺，其中第二材料层的剩余部分的部分或全部被去除；在源区、漏区和栅极上部形成硅化物；沉积应力膜，以覆盖硅化物和第一材料层的剩余部分。根据上述方法，在实现应力近邻技术的同时避免了硅化物损失的问题。

【技术实现步骤摘要】

本专利技术涉及半导体技术，特别涉及。
技术介绍
随着半导体技术的不断发展，MOSFET特征尺寸不断缩小，载流子迁移率降低的问题引起了业内的极大关注，并且已提出了若干种增强载流子迁移率的方案。其中一些方案是通过在MOSFET的沟道区中施加应力来实现增强载流子迁移率的目的的。如果对MOS器件的沟道区施加应力，使其产生应变，则可以影响其载流子迁移率。具体说来，NMOS器件是电子导电的，因此晶格间距越大，晶格散射的作用就越小，电子迁移率就越大，驱动电流就越大，因此希望对沟道施加拉伸应力使得晶格变大；而PMOS器件则正好相反，晶格越小，空穴迁移率越大，所以希望对沟道施加压缩应力。一种对沟道区施加应力的方法是覆盖薄膜应力技术。在源区、漏区和栅极上形成了硅化物以后沉积应力膜，可以将应力传递到沟道区，从而对器件的性能产生显著影响。作为应力膜的示例，已知采用热化学气相沉积方法沉积的Si3N4薄膜具有拉伸应力，而采用等离子体化学气相沉积方法沉积的Si3N4薄膜具有压缩应力。为了同时改善NMOS器件和PMOS器件的性能，可以分别在NMOS器件上沉积拉伸应力膜，在PMOS器件上沉积压缩应力膜。例如，可以先本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在衬底上形成栅极；形成从内往外依次包括第一材料层、第二材料层和第三材料层的叠层，以覆盖所述衬底表面和所述栅极的上表面以及所述栅极的两侧侧壁；蚀刻所述叠层，以在所述栅极的两侧侧壁上形成侧壁间隔件，所述侧壁间隔件包括所述第一材料层、所述第二材料层和所述第三材料层的剩余部分；执行离子注入以在所述栅极两侧分别形成源区和漏区；去除所述第三材料层的所述剩余部分的部分或全部；执行预清洗工艺，其中所述第二材料层的所述剩余部分的部分或全部被去除；在所述源区、所述漏区和所述栅极上部形成硅化物；沉积应力膜，以覆盖所述硅化物和所述第一材料层的所述剩余部分。

【技术特征摘要】

【专利技术属性】
技术研发人员：徐伟中，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：