半导体器件及其制造方法技术

公开了一种半导体器件及其制造方法。该方法包括：在衬底上形成栅极；形成从内往外依次包括第一材料层、第二材料层和第三材料层的叠层，以覆盖衬底表面和栅极的上表面以及栅极的两侧侧壁；蚀刻叠层，以在栅极的两侧侧壁上形成侧壁间隔件，侧壁间隔件包括第一材料层、第二材料层和第三材料层的剩余部分；执行离子注入以在栅极两侧分别形成源区和漏区；去除第三材料层的剩余部分的部分或全部；执行预清洗工艺，其中第二材料层的剩余部分的部分或全部被去除；在源区、漏区和栅极上部形成硅化物；沉积应力膜，以覆盖硅化物和第一材料层的剩余部分。根据上述方法，在实现应力近邻技术的同时避免了硅化物损失的问题。

【技术实现步骤摘要】

本专利技术涉及半导体技术，特别涉及。
技术介绍
随着半导体技术的不断发展，MOSFET特征尺寸不断缩小，载流子迁移率降低的问题引起了业内的极大关注，并且已提出了若干种增强载流子迁移率的方案。其中一些方案是通过在MOSFET的沟道区中施加应力来实现增强载流子迁移率的目的的。如果对MOS器件的沟道区施加应力，使其产生应变，则可以影响其载流子迁移率。具体说来，NMOS器件是电子导电的，因此晶格间距越大，晶格散射的作用就越小，电子迁移率就越大，驱动电流就越大，因此希望对沟道施加拉伸应力使得晶格变大；而PMOS器件则正好相反，晶格越小，空穴迁移率越大，所以希望对沟道施加压缩应力。一种对沟道区施加应力的方法是覆盖薄膜应力技术。在源区、漏区和栅极上形成了硅化物以后沉积应力膜，可以将应力传递到沟道区，从而对器件的性能产生显著影响。作为应力膜的示例，已知采用热化学气相沉积方法沉积的Si3N4薄膜具有拉伸应力，而采用等离子体化学气相沉积方法沉积的Si3N4薄膜具有压缩应力。为了同时改善NMOS器件和PMOS器件的性能，可以分别在NMOS器件上沉积拉伸应力膜，在PMOS器件上沉积压缩应力膜。例如，可以先沉积拉伸应力膜，然后蚀刻去除覆盖PMOS器件的拉伸应力膜，再沉积压缩应力膜，去除NMOS器件上的压缩应力膜。为了更好地将应力传递到沟道区，提出了应力近邻技术(SPT)。即在沉积应力膜之前，先将栅极两侧的侧壁间隔件的厚度降低，从而减小应力膜与沟道区之间的距离，使得应力膜中的应力能够更有效地传递到沟道区中，从而取得更好的效果。下面参考图IA至图IE描述应力近邻技术的一种实现方案。首先，如图IA所示，在以栅极为掩模对衬底10执行轻掺杂区(LDD)注入之后，依次沉积氧化硅层30和氮化硅层40。氮化硅层40可以较厚，而氧化硅层30可以较薄。然后，如图IB所示，对氧化硅层30和氮化硅层40进行蚀刻，以在栅极侧壁形成侧壁间隔件50。侧壁间隔件50包括剩余的氧化硅部分35和剩余的氮化硅部分45。然后执行源漏注入。接下来，如图IC所示，在源区、漏区和栅极上沉积金属，例如镍(Ni)或钼(Pt)，执行娃化工艺，形成娃化物60。接下来，如图ID所示，蚀刻去除氮化硅部分45。接下来，如图IE所示，沉积应力膜70。由于在采用侧壁间隔件50限定了源漏区之后，去除了其中较厚的氮化硅部分45，使得应力膜70更加邻近沟道区，从而能够更有效地将应力膜中的应力传递到沟道区中。然而，在如图ID所示去除氮化硅部分45时，之前形成的硅化物60也会有所损失。因此，与不采用上述方案的情况相比，需要形成更多的硅化物。因此，需要一种新的实现应力近邻技术的方法，其中能够避免硅化物损失的问题。
技术实现思路
本专利技术一个方面的目的是提供一种制造半导体器件的方法，其在实现应力近邻技术的同时避免了硅化物损失的问题。根据本专利技术的一个方面，提供了一种制造半导体器件的方法。该方法包括以下步骤在衬底上形成栅极；形成从内往外依次包括第一材料层、第二材料层和第三材料层的叠层，以覆盖衬底表面和栅极的上表面以及栅极的两侧侧壁；蚀刻叠层，以在栅极的两侧侧壁上形成侧壁间隔件，侧壁间隔件包括第一材料层、第二材料层和第三材料层的剩余部分； 部；执行预清洗工艺，其中第二材料层的剩余部分的部分或全部被去除；在源区、漏区和栅极上部形成硅化物；沉积应力膜，以覆盖硅化物和第一材料层的剩余部分。优选地，在去除第三材料层的剩余部分的部分或全部时，第二材料层的剩余部分可以用作阻挡层。优选地，去除第三材料层的剩余部分的部分或全部的步骤可以是通过相对于第二材料层具有高选择比的湿法或干法蚀刻工艺执行的。优选地，第一材料层和第三材料层可以是氮化硅层或氮氧化硅层，第二材料层可以是氧化硅层。优选地，叠层还可以包括位于第一材料层之下的氧化物层，侧壁间隔件还可以包括氧化物层的剩余部分，并且在执行预清洗工艺时，第一材料层的剩余部分可以用作阻挡层，以避免氧化物层被去除。优选地，氧化物层可以是氧化硅层。优选地，当沟道区是η型沟道区，应力膜可以是具有拉伸应力的膜。当沟道区是P型沟道区，应力膜可以是具有压缩应力的膜。根据本专利技术的另一个方面，提供了一种半导体器件，包括衬底上的栅极；栅极两侧的源区和漏区；源区、漏区、栅极上部的硅化物；源区上部的硅化物与栅极之间、漏区上部的硅化物与栅极之间以及栅极侧壁上的“L”形第一材料层，第一材料与氧化物相比，在硅化物形成工艺之前的预清洗操作中具有不同的选择比，从而在暴露的氧化物被去除的同时，能够保留“L”形第一材料层；以及覆盖硅化物和“L”形第一材料层的应力膜。优选地，第一材料可以是氮化硅或氮氧化硅。优选地，该半导体器件还可以包括位于“L”形第一材料层与衬底之间以及“L”形第一材料层与栅极侧壁之间的“L”形氧化硅层。优选地，对于NMOS器件，应力膜可以是具有拉伸应力的膜。对于PMOS器件，应力膜可以是具有压缩应力的膜。根据本公开的上述方法，在采用应力近邻技术来改善器件性能的同时避免了硅化物损失的问题。附图说明附图示出了本专利技术的实施例，并与文字描述一起用于说明本专利技术的原理。要注意的是，在附图中，为了便于描述，各个部分的尺寸并不是按照实际的比例关系绘制的。图IA至IE分别以截面图的形式示出了现有技术中应力近邻技术的一种实现方案的各个步骤；图2A至2F分别以截面图的形式示出了本专利技术制造半导体器件的方法的一个实施方式的各个步骤；以及图3A至3F分别以截面图的形式示出了本专利技术制造半导体器件的方法的另一个实施方式的各个步骤。具体实施方式 下面参考图2A至2F描述本专利技术制造半导体器件的方法的一个实施方式。首先，如图2A所示，在衬底100上形成栅极。衬底100可以包括硅(Si)，优选是(100)晶面。栅极邻近沟道区。例如栅极可以位于沟道区上方。以栅极为掩模执行轻掺杂区(LDD)注入之后，依次沉积第一氧化物层110、第一氮化物层120、第二氧化物层130和第二氮化物层140,从而形成叠层105。叠层105覆盖衬底100的表面和栅极的上表面以及栅极的两侧侧壁。第二氮化物层140可以较厚，而第一氧化物层110、第一氮化物层120和第二氧化物层130可以较薄。第一氧化物层110和第二氧化物层130可以是氧化硅层，而第一氮化物层120和第二氮化物层140可以是氮化硅层。第一氮化物层120和第二氮化物层140之一或两者也可以替换为氮氧化物层，例如，可以是氮氧化硅。然后，如图2B所示，对叠层105进行蚀刻，以在栅极的两侧侧壁上形成侧壁间隔件150。侧壁间隔件150包括第一氧化物层110的剩余部分115、第一氮化物层120的剩余部分125、第二氧化物层130的剩余部分135和第二氮化物层140的剩余部分145。然后执行离子注入以在栅极两侧分别形成源区和漏区。接下来，如图2C所示，通过相对于第二氧化物层130的剩余部分135具有高选择比的湿法或干法蚀刻工艺，去除第二氮化物层140的剩余部分145的部分或全部。这里，第二氧化物层130的剩余部分135用作阻挡层，从而保护下面的第一氮化物层120的剩余部分125和第一氧化物层110的剩余部分115不被去除。接下来，如图2D所示，在执行硅化物形成工艺之前，执行预清洗工艺。在预清洗工艺中，源区、漏区和栅极本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在衬底上形成栅极；形成从内往外依次包括第一材料层、第二材料层和第三材料层的叠层，以覆盖所述衬底表面和所述栅极的上表面以及所述栅极的两侧侧壁；蚀刻所述叠层，以在所述栅极的两侧侧壁上形成侧壁间隔件，所述侧壁间隔件包括所述第一材料层、所述第二材料层和所述第三材料层的剩余部分；执行离子注入以在所述栅极两侧分别形成源区和漏区；去除所述第三材料层的所述剩余部分的部分或全部；执行预清洗工艺，其中所述第二材料层的所述剩余部分的部分或全部被去除；在所述源区、所述漏区和所述栅极上部形成硅化物；沉积应力膜，以覆盖所述硅化物和所述第一材料层的所述剩余部分。

【技术特征摘要】

【专利技术属性】
技术研发人员：徐伟中，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：