半导体集成电路器件及衬底偏置控制方法技术

一种半导体集成电路器件，其包括：第一偏置产生电路（３０１）、第二偏置产生电路（３０２）和控制电路（２８）。该第一偏置产生电路（３０１）产生Ｐ沟道晶体管的第一衬底偏置电压。该第二偏置产生电路（３０２）产生Ｎ沟道晶体管的第二衬底偏置电压。该控制电路（２８）基于向其施加了该第一衬底偏置电压和第二衬底偏置电压的电路的操作状态，独立地控制所述第一偏置产生电路和所述第二偏置产生电路。

【技术实现步骤摘要】

本专利技术涉及适于控制晶体管的衬底偏置的衬底偏置控制方法以及利用该控制方法控制衬底偏置的半导体集成电路器件。
技术介绍
近些年来，由电池供电的终端如蜂窝电话和移动信息装置的数量不断增长，并且具有低功耗的内置半导体集成电路不断发展。目前，已通过降低电源电压来降低功耗。因此，尽管降低了操作速度，但是现已通过降低晶体管的阈值电压增加导通电流(ON-current)，来实现较高的操作速度。但是，随着半导体进一步精细化和操作速度变得更高，泄漏电流也随之增加。因此，泄漏电流在半导体集成电路内流动而与其操作无关，并且构成了半导体集成电路的功耗的相当大的一部分。因此，为了降低半导体集成电路的功耗，限制晶体管的泄漏电流是有效的。已知，晶体管的泄漏电流和导通电流有关。也就是说，由于导通电流与泄漏电流的对数值成比例，因此限制泄漏电流也就同时限制了导通电流。例如，公开号为JP2003-142598A的日本专利申请公开了这样一种技术，其适于通过控制晶体管的阱偏(well bias)，来同时对因制造工艺和温度变化而引起的电路操作速度的变化进行补偿，和对P沟道晶体管和N沟道晶体管之间阈值电压的差进行补偿。图1是示出这一常规半导体集成电路的结构的框图。如图1中所示，该半导体集成电路包括延迟监控电路51、比较电路52、PN平衡补偿电路53以及阱偏置控制电路55。延迟监控电路51把输入时钟延迟，并输出延迟了的时钟。比较电路52将输入时钟与延迟了的时钟进行比较。NP平衡补偿电路53检测P沟道晶体管和N沟道晶体管之间的阈值电压差。阱偏置控制电路55通过利用加法器56将PN平衡补偿电路53的输出反映在比较电路52的输出上，来控制晶体管的阱偏。下面参考图2具体说明该半导体集成电路的偏置控制方法。图2是用于解释该传统半导体集成电路的操作的图。该图主要示出了该半导体集成电路的元件特性。垂直轴示出P沟道晶体管的导通电流Ionp，而水平轴示出了N沟道晶体管的导通电流Ionn。被交替的长和短划线1包封的区域表示导通电流的允许范围。交替的长和短划线1内侧中的区域表示允许的导通电流的特性，也就是，允许的泄漏电流的特性。该区域根据制造工艺和操作要求如电源电压而定。利用一指标，以实线2来表示N沟道晶体管和P沟道晶体管的延迟值的基准，该指标(index)是N沟道晶体管的导通电流Ionn和P沟道晶体管的导通电流Ionp的总值。下文中，将实线2所表示的特性称作延迟监控目标。优选的，导通电流Ionn和导通电流Ionp的总值接近于延迟监控目标2。示出了导通电流Ionn和导通电流Ionp之间的平衡的指标由虚线3表示。下文中，将虚线3称作PN平衡监控目标。优选的，导通电流Ionn和导通电流Ionp接近于该PN平衡监控目标3。因此，优选的，导通电流Ionn和导通电流Ionp最接近于延迟监控目标2和PN平衡监控目标3的交点。以点911所指示的特性表示导通电流的和(Ionn+Ionp)大于延迟监控目标2，以及N沟道晶体管和P沟道晶体管的延迟值比基准值短(操作速度更快)。另外，由于点911偏离了PN平衡监控目标3，因此点911所示的特性表示导通电流Ionn和导通电流Ionp不平衡。在此情况下，其表示与P沟道晶体管相比，N沟道晶体管的阈值电压被偏置到相对较低的阈值电压。当控制晶体管的阱偏时，点911所示的特性变成点912所示的特性。参考特性上的这一转变，如箭头921所示的沿PN平衡监控目标3变化的调整量对应于N沟道晶体管和P沟道晶体管两者的阱偏的电压的调整量。而且，由于N沟道侧上的阈值电压被偏置成较低的电压，因而调整了如箭头922所示的仅导通电流Ionn上变化的调整量。这对应于由于N沟道晶体管的阱偏的电压上升而引起的调整量。通过这一调整，发现N沟道晶体管和P沟道晶体管的导通电流变得接近于延迟监控目标2与PN平衡监控目标3的交点，使得将给出更恰当的阱偏。然而，类似的，利用如箭头961和962所示的调整量，将点951所示的特性调整到点952所示的特性。在此情况下，点952所示的特性在导通电流的允许范围外。这是因为尽管点952达到延迟监控目标2，但是点952在导通电流的允许范围1之外。如上所述，根据上述技术，当控制衬底偏置时，存在N沟道晶体管和P沟道晶体管的导通电流偏离导通电流(泄漏电流)的允许范围的可能性。设置制造要求使得对于晶体管所允许的导通电流和泄漏电流在特定范围内。导致产生偏离该允许范围的导通电流和泄漏电流的衬底偏置的施加，可能会影响晶体管的失效率等。另外，在上述文献中，通过将反相器的输入和输出短路而产生的逻辑阈值电压与基准电压比较，来监控P沟道晶体管的导通电流与N沟道晶体管的导通电流之间的平衡(其对应于“泄漏电流的平衡”，下文中将其称作“PN平衡”)。这种产生逻辑阈值电压的方法导致功耗的增加，因为电流流过晶体管。以这样的方式，需要衬底偏置电压控制电路以控制衬底偏置电压和减少泄漏电流，使得导通电流不会偏离导通电流的允许范围。希望提供这样的半导体集成电路器件，其具有衬底偏置电压控制电路并且执行衬底偏置电压控制方法，其中导通电流难以偏离晶体管的性能管理范围，并且其能够提供合适的衬底偏置电压。
技术实现思路
为实现本专利技术的一个方面，本专利技术提供一种半导体集成电路器件，其包括第一偏置产生电路，其配置为产生P沟道晶体管的第一衬底偏置电压；第二偏置产生电路，其配置为产生N沟道晶体管的第二衬底偏置电压；以及控制电路，其配置为基于向其施加了该第一衬底偏置电压和第二衬底偏置电压的电路的操作状态，独立地控制该第一偏置产生电路和第二偏置产生电路。在本专利技术中，该控制电路基于向其施加了该第一衬底偏置电压和第二衬底偏置电压的电路的操作状态，独立地控制该第一偏置产生电路和第二偏置产生电路。也就是说，可以根据操作情况，独立地将该第一衬底偏置电压和第二衬底偏置电压调整为合适的值。因此，导通电流不会偏离晶体管的性能管理区域，并且这能够提供合适的衬底偏置电压。另外，根据本专利技术，由于将合适的衬底偏置电压提供给该半导体集成电路器件，能够降低无用的泄漏电流。另外，根据本专利技术，由于设置了PN平衡的允许范围并控制衬底偏置电压，使得在PN平衡的允许范围内泄漏电流最小化，因而能够进一步降低泄漏电流。附图说明从下面结合附图的说明中，本专利技术上述及其它目的、优点和特征将更加显而易见。在附图中图1是示出常规衬底偏置控制电路结构的框图；图2是用于解释该常规衬底偏置控制电路操作的图；图3是示出根据本专利技术实施例的半导体集成电路器件和衬底偏置控制电路结构的框图；图4是示出根据本专利技术实施例的PN平衡监控电路结构示例的电路图； 图5A是示出根据本专利技术实施例的AND电路结构示例的电路图；图5B是示出根据本专利技术实施例的OR电路结构示例的电路图；图6是示出根据本专利技术实施例的控制电路的控制逻辑示例的真值表；图7是示出根据本专利技术实施例的控制电路结构示例的电路图；图8是用于解释根据本专利技术实施例的衬底偏置控制电路操作的图；图9是用于解释根据本专利技术实施例的衬底偏置控制电路操作的图；图10是示出根据本专利技术实施例的控制电路的控制逻辑的另一示例的真值表；以及图11是用于解释根据本专利技术实施例的衬底偏置控制电路操作的图。具体实施例方式现在将参考所示实施例在此说明本专利技术。本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，包括：第一偏置产生电路，其配置为产生Ｐ沟道晶体管的第一衬底偏置电压；第二偏置产生电路，其配置为产生Ｎ沟道晶体管的第二衬底偏置电压；以及控制电路，其配置为基于向其施加了所述第一衬底偏置电压和所述第二衬底偏置电压的电路的操作状态，独立地控制所述第一偏置产生电路和所述第二偏置产生电路。

【技术特征摘要】
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【专利技术属性】
技术研发人员：成竹功夫，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]