半导体器件及其制造方法技术

提供一种利用ＳＯＩ衬底的半导体器件结构以及制造该结构的方法，该结构能够降低寄生电容同时防止由于浮置衬底效应引起的寄生双极效应并防止支撑衬底偏压改变阈值电压。利用ＳＯＩ衬底的半导体器件的特征在于仅在位于半导体薄膜中的栅电极之下的体区中形成Ｐ－阱扩散层或Ｎ－阱扩散层。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种具有SOI(绝缘体上硅)结构的MOS场效应晶体管。
技术介绍
与在体硅衬底上形成的MOS晶体管不一样，在SOI衬底上形成的MOS晶体管的特征在于充分的元件隔离是可能的并且可以降低例如结电容的寄生电容。这些特征带来了例如高速工作、低功耗和高集成度的优点。图19中示出了利用SOI衬底的这种MOS晶体管的常规结构。根据该常规结构，在半导体薄膜104的整个晶体管元件形成区中形成P-阱扩散层105或N-阱扩散层106，并且在形成栅绝缘膜和栅电极之后，通过离子注入形成N+或P+源区和漏区(例如，参见JP11-26769A(pp.2-3，图1))。利用SOI衬底的MOS晶体管的寄生电容包括源和漏结电容。为了降低源和漏结电容，对于源和漏扩散层的底部或由源和漏扩散层和阱之间的pn结形成的耗尽层必须到达埋置绝缘膜。这就用埋置绝缘薄膜电容替代源和漏扩散层底部处的耗尽层电容，并因此降低结电容。在某些情况下，利用SOI衬底的MOS晶体管采用一种其中阱区中的浓度上升的结构和一种其中增加半导体薄膜的厚度以满足器件的需要的结构。这些结构可以解决例如浮置衬底效应的翘曲(kink)的问题，也就是寄生双极效应，寄生双极效应是在利用SOI衬底的MOS晶体管中的突出问题，以及由于单独对SOI衬底的支撑衬底的偏压引起的阈值电压的变化。然而，在常规的其中在半导体薄膜的整个元件形成区中形成阱的MOS晶体管中，在阱区或厚度增加的半导体薄膜中增加的杂质浓度会防碍源和漏扩散层的底部或由源和漏扩散层和阱之间的pn结形成的耗尽层到达埋置绝缘膜。结果，晶体管就不能降低源和漏电容并失去SOI结构MOS晶体管的优点。
技术实现思路
考虑上述问题提出本专利技术，因此本专利技术的目的是减少例如寄生双极效应和支撑衬底偏压影响的问题，以及提供一种具有可以克服这些问题并降低寄生电容的结构的MOS晶体管。为了解决上面提及的问题，本专利技术采用下列措施。提供一种半导体器件，特征在于包括一种利用SOI(绝缘体上硅)衬底的MOS晶体管，并且该MOS晶体管包括半导体支撑衬底、埋置绝缘膜和半导体薄膜，埋置绝缘膜形成在半导体支撑衬底上，半导体薄膜形成在埋置绝缘膜上，其中MOS晶体管仅在栅电极之下的半导体薄膜中的体区中具有一个阱。附图说明在附图中图1是示出根据本专利技术的具有SOI衬底的半导体器件的实施例1的结构剖面图；图2是示出根据本专利技术的具有SOI衬底的半导体器件的实施例2的结构剖面图；图3A和3B示出本专利技术的一个实施例，并且图3A是T型栅结构NMOS晶体管的平面图，而图3B是沿图3A中的线A-A｀的剖面图；图4A和4B示出本专利技术的一个实施例，并且图4A是H型栅结构NMOS晶体管的平面图，而图4B是沿图4A中的线B-B｀的剖面图；图5A至5C示出本专利技术的一个实施例，并且图5A是源-体结合(source-bodytie)结构NMOS晶体管的平面图，而图5B是沿图5A中的线C-C｀的剖面图，图5C是示出不同于图5A中的晶体管的结构的另一平面图；图6是示出根据本专利技术具有SOI衬底的半导体器件的实施例3的结构剖面图；图7是示出根据本专利技术具有SOI衬底的半导体器件的实施例4的结构剖面图；图8是示出根据本专利技术具有SOI衬底的半导体器件的实施例5的结构剖面图；图9是示出根据本专利技术具有SOI衬底的半导体器件的实施例6的结构剖面图；图10是示出根据本专利技术具有SOI衬底的半导体器件的实施例7的结构剖面图；图11是示出根据本专利技术具有SOI衬底的半导体器件的实施例8的结构剖面图；图12A至12G是示出制造根据本专利技术的实施例1的半导体器件的方法的实施例的工艺剖面图；图13A至13F是示出制造根据本专利技术的实施例1的半导体器件的方法的另一个实施例的工艺剖面图；图14A至14E是示出制造根据本专利技术的实施例3的半导体器件的方法的实施例的工艺剖面图；图15A至15G是示出制造根据本专利技术的实施例4的半导体器件的方法的实施例的工艺剖面图；图16A至16G是示出制造根据本专利技术的实施例5的半导体器件的方法的实施例的工艺剖面图；图17A至17E是示出制造根据本专利技术的实施例6的半导体器件的方法的实施例的工艺剖面图；图18A至18E是示出制造根据本专利技术的实施例7的半导体器件的方法的实施例的工艺剖面图；以及图19是利用SOI衬底的常规半导体器件的结构剖面图。具体实施例方式下面将参照附图给出本专利技术的实施例的详细描述。图1是利用SOI衬底的半导体器件的剖面图并示出本专利技术的第一种结构的一个实施例。SOI衬底101具有由P型半导体支撑衬底102、埋置绝缘膜103和用于形成元件的P型半导体薄膜104组成的三层结构。P型半导体支撑衬底102和P型半导体薄膜104通过埋置绝缘膜103彼此绝缘。图1中的P型半导体薄膜104具有其中形成的NMOS晶体管120(此后称为NMOS)和PMOS晶体管121(此后称为PMOS)。NMOS120具有含有高浓度的杂质并作为源和漏的N+扩散层110，形成所谓的单漏结构。类似地，PMOS121具有含有高浓度的杂质的P+扩散层111，形成单漏结构。在每个NMOS120和PMOS121中，由栅绝缘膜108上的N+多晶硅膜109形成栅电极。在半导体薄膜中，在栅电极之下的区域称为体区。仅在NMOS120的体区中形成P-阱扩散层105并仅在PMOS121的体区中形成N-阱扩散层106。NMOS120和PMOS121通过由LOCOS(硅的局部氧化)形成的环绕它们的场绝缘膜107电绝缘。当仅在栅电极之下的体区中形成阱时，就可以获得比在贯穿半导体薄膜中形成阱时更深的源-漏扩散层。这是因为仅在体区中形成的阱可以使在后续步骤中形成源和漏的区域保持半导体薄膜初始的衬底浓度，并且初始的衬底浓度低于阱中的浓度。作为一个实例，考虑一种情况，其中SOI衬底的0.4μm厚的半导体薄膜104中的整个NMOS形成区接受离子注入以设置2.0×1015原子/cm3的P-阱浓度。例如，如果离子注入采用具有5×1015原子/cm2剂量的砷以便形成作为NMOS的源和漏的N+扩散层110，那么获得的N+扩散层仅大约0.25μm的深度(尽管它会依赖离子注入之后给定的热处理而变化)。然而，通过避免源和漏形成区中的P-阱的离子注入并随后采用砷形成源和漏就可以获得深到足以到达埋置绝缘膜的N+扩散层。如图11中所示，通过浅沟槽隔离(STI)替代图1中所示的LOCOS可以实现元件隔离，其中埋置绝缘膜以形成场绝缘膜。图2是利用SOI衬底的半导体器件的剖面图并示出本专利技术的第二种结构的一个实施例。在图2中，NMOS120的N+扩散层110的底部没有到达埋置绝缘膜。然而，由pn结形成的耗尽层114到达埋置绝缘膜并能够提供与图1的结构一样的相同效果。通过仅在NMOS120的一部分中形成阱105，用于形成源和漏的区域就允许保持低于P-阱中浓度的初始衬底浓度，因此，低浓度区域的耗尽层114就可以延伸得更远。因此，可以容易地将耗尽层114制造得深到足以到达埋置绝缘膜103，并且可以降低结电容。在PMOS121中也一样，它的含有高浓度杂质的P+扩散层111没有到达埋置绝缘膜103。然而，在P-衬底区域115中形成P+扩散层111，因此，很明显，用于形成源和漏的区域就自动地与埋置绝缘膜连本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在利用ＳＯＩ衬底制造ＭＯＳ晶体管的工艺中形成元件隔离区；仅在此后将在半导体薄膜中形成的该ＭＯＳ晶体管的栅电极之下的体区中形成阱；在该半导体薄膜上形成栅绝缘膜；用杂质掺杂该半导体薄膜以便控制阈值 电压；在该半导体薄膜上淀积多晶硅并构图获得的多晶硅膜以形成该栅电极；用ｎ型杂质轻掺杂将用作ＮＭＯＳ晶体管的源和漏的多晶硅膜的区域以便形成第一导电类型的低浓度杂质扩散层，该第一导电类型是ｎ型；用ｐ型杂质轻掺杂将用作ＰＭＯＳ晶体管的 源和漏的多晶硅膜的区域以便形成第二导电类型的低浓度杂质扩散层，该第二导电类型是ｐ型；通过在ＳＯＩ衬底上淀积形成绝缘膜；通过各向异性干法腐蚀蚀刻该绝缘膜以便在栅电极的侧壁上形成侧壁隔离物；用ｎ型杂质重掺杂将用作ＮＭＯＳ晶体管的源和 漏的区域以便形成第一导电类型的高浓度杂质扩散层，该第一导电类型是ｎ型；以及用ｐ型杂质重掺杂将用作ＰＭＯＳ晶体管的源和漏的区域以便形成第二导电类型的高浓度杂质扩散层，该第二导电类型是ｐ型。

【技术特征摘要】
JP 2002-2-19 41403/02;JP 2003-1-16 7858/031.一种制造半导体器件的方法，包括在利用SOI衬底制造MOS晶体管的工艺中形成元件隔离区；仅在此后将在半导体薄膜中形成的该MOS晶体管的栅电极之下的体区中形成阱；在该半导体薄膜上形成栅绝缘膜；用杂质掺杂该半导体薄膜以便控制阈值电压；在该半导体薄膜上淀积多晶硅并构图获得的多晶硅膜以形成该栅电极；用n型杂质轻掺杂将用作NMOS晶体管的源和漏的多晶硅膜的区域以便形成第一导电类型的低浓度杂质扩散层，该第一导电类型是n型；用p型杂质轻掺杂将用作PMOS晶体管的源和漏的多晶硅膜的区域以便形成第二导电类型的低浓度杂质扩散层，该第二导电类型是p型；通过在SOI衬底上淀积形成绝缘膜；通过各向异性干法腐蚀蚀刻该绝缘膜以便在栅电极的侧壁上形成侧壁隔离物；用n型杂质重掺杂将用作NMOS晶体管的源和漏的区域以便形成第一导电类型的高浓度杂质扩散层，该第一导电类型是n型；以及用p型杂质重掺杂将用作PMOS晶体管的源和漏的区域以便形成第二导电类型的高浓度杂质扩散层，该第二导电类型是p型。2.一种制造半导体器件的方法，包括在利用SOI衬底制造MOS晶体管的工艺中形成元件隔离区；仅在此后将在半导体薄膜中形成的MOS晶体管的栅电极之下的体区中形成阱；在该半导体薄膜上形成栅绝缘膜；用杂质掺杂该半导体薄膜以便控制阈值电压；在该半导体薄膜上淀积多晶硅；用n型杂质掺杂将形成NMOS晶体管的多晶硅膜的区域；用p型杂质掺杂将形成PMOS晶体管的多晶硅膜的区域；在该多晶硅膜上形成高熔点金属硅化物膜；构图该多晶硅膜和该高熔点金属硅化物膜以形成具有叠层结构的栅电极；用n型杂质轻掺杂将用作NMOS晶体管的源和漏的该多晶硅膜的区域以便形成第一导电类型的低浓度杂质扩散层，该第一导电类型是n型；用p型杂质轻掺杂将用作PMOS晶体管的源和漏的该多晶硅膜的区域以便形成第二导电类型的低浓度杂质扩散层，该第二导电类型是p型；通过在SOI衬底上淀积形成绝缘膜；通过各向异性干法腐蚀蚀刻该绝缘膜以便在栅电极的侧壁上形成侧壁隔离物，该栅电极是多晶硅膜和高熔点金属硅化物膜的叠层；用n型杂质重掺杂将用作NMOS晶体管的源和漏的区域以便形成第一导电类型的高浓度杂质扩散层，该第一导电类型是n型；以及用p型杂质重掺杂将用作PMOS晶体管的源和漏的区域以便形成第二导电类型的高浓度杂质扩散层，该第二导电类型是p型。3.一种制造半导体器件的方法，包括在利用SOI衬底制造MOS晶体管的工艺中形成元件隔离区；仅在此后将在半导体薄膜中形成的MOS晶体管的栅电极之下的体区中形成阱；在该半导体薄膜上形成栅绝缘膜；用杂质掺杂该半导体薄膜以便控制阈值电压；在该半导体薄膜上淀积多晶硅并构图获得的多晶硅膜以便形成栅电极；用n型杂质选择地并轻掺杂将用作NMOS晶体管的源和漏的该多晶硅膜的区域、或仅掺杂漏区以便形成第一导电类型的低浓度杂质扩散层，该第一导电类型是n型；用p型杂质选择地并轻掺杂将作为PMOS晶体管的源和漏的该多晶硅膜的区域、或仅掺杂漏区以便形成第二导电类型的低浓度杂质扩散层，该第二导电类型是p型；用n型杂质选择地并重掺杂NMOS晶体管的源和漏不与栅电极水平重叠的区域、或NMOS晶体管的源侧与栅电极水平重叠但漏侧不重叠的区域以便形成第一导电类型的高浓度杂质扩散层，该第一导电类型是n型；以及用p型杂质选择地并重掺杂PMOS晶体管的源和漏不与栅电极水平重叠的区域、或PMOS晶体管的源侧与栅电极水平重叠但漏侧不重叠的区域以便形成第二导电类型的高浓度杂质扩散层，该第二导电类型是p型。4.一种制造半导体器件的方法，包括在利用SOI衬底制造MOS晶体管的工艺中形成元件隔离区；仅在此后将在半导体薄膜中形成的MOS晶体管的栅电极之下的体区中形成阱；在该半导体薄膜上形成栅绝缘膜；用杂质掺杂该半导体薄膜以便控制阈...

【专利技术属性】
技术研发人员：长谷川尚，小山内润，冈本隆幸，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP[日本]