半导体器件及其制造方法技术

本发明专利技术提供了一种制造半导体器件的方法，该方法包括以下步骤：在衬底上形成包括真实掩模图案和伪掩模图案的多个掩模图案；去除伪掩模图案；以及利用真实掩模图案作为掩模对衬底进行蚀刻，以形成第一沟槽、第二沟槽以及由第一沟槽和第二沟槽限定的鳍式图案。接触鳍式图案的第二沟槽包括凸出并且位于第二沟槽的底表面与侧表面之间的平滑图案、位于第二沟槽的侧表面与平滑图案之间的第一凹进部分和位于凸出部分与第二沟槽的底表面之间的第二凹进部分。

Semiconductor device and manufacturing method thereof

The invention provides a method for manufacturing a semiconductor device, the method comprises the following steps: including real mask pattern and pseudo mask pattern of a plurality of mask pattern is formed on a substrate; removing pseudo mask pattern; and the use of real mask pattern as a mask on the substrate is etched to form a first trench. Second, defined by the groove and the first groove and the second groove fin pattern. Between the bottom surface of the first concave between the side surface smooth pattern, between the bottom surface and the side surface of the second trench contact fin pattern includes a projecting groove and is located in the second in the second groove and smooth pattern into the protruding part and the second part and is located in the groove of the second concave part.

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用本申请要求于2015年12月11日在韩国知识产权局提交的韩国专利申请No.10-2015-0176742以及于2015年11月5日提交的美国临时专利申请No.62/251,297的优先权及其所有利益，所述申请的内容以引用方式全文并入本文中。
本公开涉及半导体器件及其制造方法。
技术介绍
多栅极晶体管可为可用于增大半导体器件的密度的多种可能的缩放技术之一。在多栅极晶体管中，可在衬底上形成鳍形或纳米线形状的硅体，栅极形成在硅体的表面上。由于这种多栅极晶体管可使用三维沟道，因此它们可更容易地缩放。此外，可在不增大多栅极晶体管的栅极长度的情况下提高电流控制能力。而且，可有效地抑制短沟道效应(SCE)，这是指沟道区的电势受漏极电压影响的一种现象。
技术实现思路
本公开的一些实施例提供了具有改进的操作特征的半导体器件。本公开的一些实施例提供了用于制造具有改进的操作特征的半导体器件的方法。根据本公开的实施例不限于上面阐述的那些，并且从以下描述中，本领域技术人员将清楚地理解除以上阐述的那些以外的对象。根据本专利技术构思的一些实施例，一种用于制造半导体器件的方法包括在衬底上形成掩模图案以及执行蚀刻处理。蚀刻处理包括：选择性地去除掩模图案中的至少一个，以在不去除其余各个掩模图案之间的衬底的情况下在邻近所述其余各个掩模图案的衬底中限定初始沟槽，以使得初始沟槽的边缘限定尖锐图案；以及蚀刻所述其余各个掩模图案之间的衬底，以限定从衬底突出的鳍式图案和它们之间的浅沟槽。蚀刻步骤使尖锐图案变钝并且增大了初始沟槽的深度，以进一步在邻近鳍式图案中的一个的衬底中限定深沟槽。响应于执行所述蚀刻处理，所述方法还包括在浅沟槽和深沟槽中形成器件隔离图案。在一些实施例中，响应于执行所述蚀刻处理，鳍式图案中的所述一个的侧壁与深沟槽的底表面之间的衬底部分可限定凸出图案。在一些实施例中，响应于执行所述蚀刻处理，鳍式图案中的所述一个的侧壁与凸出图案之间的衬底部分可限定第一凹进图案，并且凸出图案与深沟槽的底表面之间的衬底部分可限定第二凹进图案。在一些实施例中，蚀刻所述其余各个掩模图案之间的衬底的步骤可包括按次序执行第一蚀刻以及执行第二蚀刻。第一蚀刻可在所述其余各个掩模图案之间限定初始浅沟槽以及可增大初始沟槽的深度以限定具有其边缘变钝的尖锐图案的初始深沟槽。第二蚀刻可增大初始浅沟槽和初始深沟槽的对应深度，以分别限定浅沟槽和深沟槽，以使得深沟槽分别在衬底的多个部分中包括第一凹进图案、凸出图案和第二凹进图案。在一些实施例中，响应于执行所述蚀刻处理，鳍式图案之间的浅沟槽可没有凸出图案。在一些实施例中，掩模图案可为衬底的第一区上的第一掩模图案，并且鳍式图案和浅沟槽可分别为第一鳍式图案和第一浅沟槽。在执行蚀刻处理之前，所述方法还可包括以下步骤：在衬底的邻近第一区的第二区上形成第二掩模图案，以使得第一掩模图案和第二掩模图案间隔开，它们之间的间距均匀；利用第二掩模图案作为掩模选择性地蚀刻衬底的第二区，以在其中限定第二鳍式图案，第二鳍式图案之间具有第二浅沟槽；以及在第二浅沟槽中形成第一器件隔离膜。第二浅沟槽的深度可与第一浅沟槽的深度相同。在一些实施例中，深沟槽可为衬底的第一区中的第一深沟槽。所述方法还可包括：在邻近第二鳍式图案中的一个的衬底的第二区中形成第二深沟槽，以使得第二鳍式图案中的所述一个的侧壁与第二深沟槽的底表面之间的衬底部分限定尖锐图案；以及在第二深沟槽中的尖锐图案上形成第二器件隔离膜。第二深沟槽的深度可大于第一深沟槽的深度，并且尖锐图案可以远离第二深沟槽的底表面的方式突出，并且突出得超过凸出图案。在一些实施例中，浅沟槽和深沟槽中的器件隔离图案可为同一低k器件隔离膜的多个部分。根据本专利技术构思的一方面，一种用于制造半导体器件的方法包括以下步骤：在衬底上形成包括真实掩模图案和伪掩模图案的多个掩模图案；去除伪掩模图案；以及利用真实掩模图案作为掩模蚀刻衬底以形成第一沟槽、第二沟槽以及由第一沟槽和第二沟槽限定的鳍式图案，其中，接触鳍式图案的第二沟槽包括向上凸并且位于第二沟槽的底表面与侧表面之间的平滑图案、向下凸并且位于第二沟槽的侧表面与平滑图案之间的第一凹进部分和向下凸并且位于凸出部分与第二沟槽的底表面之间的第二凹进部分。根据本专利技术构思的另一方面，一种用于制造半导体器件的方法包括以下步骤：在衬底上形成具有预定间距的掩模图案，其中掩模图案包括真实掩模图案和伪掩模图案；去除伪掩模图案以形成预第二沟槽以及在预第二沟槽与真实掩模图案之间突出的尖锐图案；以及利用真实掩模图案作为掩模蚀刻衬底以形成第一沟槽、通过增大预第二沟槽的深度形成的第二沟槽和通过增大尖锐图案的表面平滑度形成的平滑图案。根据本专利技术构思的又一方面，一种用于制造半导体器件的方法包括：在衬底上的第一区和第二区上分别形成第一掩模图案和第二掩模图案，其中，第一掩模图案分别包括真实掩模图案和伪掩模图案；在第二区中利用第二掩模图案作为掩模蚀刻衬底，以形成第二第一沟槽和通过第二第一沟槽限定的第二鳍式图案，其中第二鳍式图案包括真实鳍式图案和伪鳍式图案；利用真实掩模图案作为掩模去除伪掩模图案，形成第一第一沟槽、第一第二沟槽以及通过第一第一沟槽和第一第二沟槽限定的第一鳍式图案；以及去除伪鳍式图案以形成第二第二沟槽。根据本专利技术构思的一方面，一种半导体器件包括：第一鳍式图案，其从衬底进一步突出，并且包括彼此相对的第一侧表面和第二侧表面；第一沟槽，其形成在第一侧表面上；第二沟槽，其形成在第二侧表面上并且比第一沟槽更宽；以及平滑图案，其向上凸地形成在第二沟槽的底表面与第一鳍式图案的侧表面之间。根据本专利技术构思的另一方面，一种半导体器件包括：衬底，其包括第一区和第二区，在第一区中，第一鳍式图案从衬底进一步突出，在第二区中，第二鳍式图案从衬底进一步突出，在第一区中，第一深沟槽接触第一鳍式图案，在第二区中，第二深沟槽接触第二鳍式图案；平滑图案，其在第一深沟槽的底表面与第一鳍式图案之间向上突出，其中，平滑图案的上表面的斜率连续；以及尖锐图案，其在第二深沟槽的底表面与第二鳍式图案之间向上突出，其中尖锐图案的上表面的斜率不连续。附图说明通过参照附图详细描述本公开的示例实施例，本公开的以上和其它特征和优点对于本领域普通技术人员将变得更加清楚，附图中：图1是提供用于解释根据一些示例实施例的半导体器件的布局图；图2是沿图1的线A–A'截取的剖视图；图3是沿图1的线B–B'截取的剖视图；图4是沿图1的线C–C'截取的剖视图；图5是提供用于解释根据一些示例实施例的半导体器件的布局图；图6是沿图5的线D–D'截取的剖视图；图7是提供用于解释根据一些示例实施例的半导体器件的剖视图；图8是提供用于解释根据一些示例实施例的半导体器件的剖视图；图9是提供用于解释根据一些示例实施例的半导体器件的剖视图；图10是提供用于解释根据一些示例实施例的半导体器件的布局图；图11是沿图10的线E–E'截取的剖视图；图12是提供用于解释根据一些示例实施例的半导体器件的剖视图；图13是提供用于解释根据一些示例实施例的半导体器件的概念图；图14是包括根据示例实施例的半导体器件的系统芯片(SoC)系统的框图；图15是包括根据示例实施例的半导体器件的电子系统的本文档来自技高网...

【技术保护点】
一种用于制造半导体器件的方法，该方法包括以下步骤：在衬底上形成包括真实掩模图案和伪掩模图案的多个掩模图案；去除伪掩模图案；以及利用真实掩模图案作为掩模对衬底进行蚀刻，以形成第一沟槽、第二沟槽以及由第一沟槽和第二沟槽限定的鳍式图案；其中，接触鳍式图案的第二沟槽包括平滑图案、位于第二沟槽的侧表面与平滑图案之间的第一凹进部分和位于平滑图案与第二沟槽的底表面之间的第二凹进部分，所述平滑图案凸出并且位于第二沟槽的底表面与侧表面之间。

【技术特征摘要】
2015.12.11 KR 10-2015-0176742;2015.11.05 US 62/2511.一种用于制造半导体器件的方法，该方法包括以下步骤：在衬底上形成包括真实掩模图案和伪掩模图案的多个掩模图案；去除伪掩模图案；以及利用真实掩模图案作为掩模对衬底进行蚀刻，以形成第一沟槽、第二沟槽以及由第一沟槽和第二沟槽限定的鳍式图案；其中，接触鳍式图案的第二沟槽包括平滑图案、位于第二沟槽的侧表面与平滑图案之间的第一凹进部分和位于平滑图案与第二沟槽的底表面之间的第二凹进部分，所述平滑图案凸出并且位于第二沟槽的底表面与侧表面之间。2.根据权利要求1所述的方法，其中，第二沟槽的深度大于第一沟槽的深度。3.根据权利要求1所述的方法，其中，平滑图案的上表面低于第一沟槽的底表面。4.根据权利要求1所述的方法，其中，平滑图案的表面的斜率连续。5.根据权利要求1所述的方法，其中，第一沟槽的宽度小于第二沟槽的宽度。6.根据权利要求1所述的方法，其中，所述多个掩模图案彼此间隔开预定间距。7.根据权利要求1所述的方法，其中，形成第一沟槽和第二沟槽的步骤包括：对衬底进行第一蚀刻以形成预第一沟槽；以及对预第一沟槽的底表面进行更深的第二蚀刻，以形成第一沟槽。8.根据权利要求1所述的方法，还包括在鳍式图案上共形地形成包括多晶硅的第一衬垫。9.根据权利要求8所述的方法，还包括，在形成第一衬垫之前，在鳍式图案的表面上共形地形成包括氧化物膜的第二衬垫。10.根据权利要求1所述的方法，其中，同时形成第一沟槽和第二沟槽。11.一种用于制造半导体器件的方法，所述方法包括以下步骤：在衬底上形成具有预定间距的掩模图案，其中掩模图案包括真实掩模图案和伪掩模图案；去除伪掩模图案以形成预第二沟槽和在预第二沟槽与真实掩模图案之间突出的尖锐图案；以及利用真实掩模图案作为掩模对衬底进行蚀刻，以形成第一沟槽、通过增大预第二沟槽的深度而形成的第二沟槽和通过增大尖锐图案的表面的平滑度而形成的平滑图案。12.根据权利要求11所述的方法，其中，尖锐图案的上表面的高度比平滑图案的上表面更高或与平滑图案的上表面相同。13.根据权利要求11所述的方法，其中，同时执行蚀刻衬底以形成第一沟槽的步骤以及通过增大预第二沟槽的深度而形成第二沟槽的步骤。14.根据权利要求11所述的方法，其中，形成第一沟槽和第二沟槽的步骤包括形成由第一沟槽和第二沟槽限定的鳍式图案，并且所述方法还包括：形成填充第一沟槽的至少一部分和第二沟槽的至少一部分的器件隔离膜。15.根据权利要求14所述的方法，其中，形成器件隔离膜的步骤包括：形成完全填充第一沟槽和第二沟槽的器件隔离膜，以及去除器件隔离膜的一部分以暴露出鳍式图案的上部。16.根据权利要求15所述的方法，包括：在去除器件隔离膜的所述一部分之前，对器件隔离膜进行退火以使鳍式图案倾斜至一侧。17.根据权利要求11所述的方法，其中，形成...

【专利技术属性】
技术研发人员：金基一，朴起宽，刘庭均，金炯东，成石铉，严命允，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR