制造半导体器件的方法技术

本申请涉及制造半导体器件的方法。在性能上改进一种包括非易失性存储器单元和场效应晶体管在一起的半导体器件。在制造半导体器件的方法中，在热处理半导体晶片之前形成含氢绝缘膜，含氢绝缘膜覆盖在其中将具有存储器单元的区域中的栅极电极和栅极绝缘膜以及暴露其中将具有配置外围电路的MISFET的区域。因而，向在栅极绝缘膜与半导体衬底之间的界面中扩散含氢绝缘膜中的氢，由此有选择地修复在界面处的缺陷。

【技术实现步骤摘要】
【专利说明】相关串请的交叉引用在此通过参考并入2014年10月1日提交的日本专利申请N0.2014-203281的全部公开内容，包括说明书、附图和说明书摘要。
本专利技术涉及一种。例如该方法在制造具有非易失性存储器的半导体器件时可使用。
技术介绍
电可擦除和可编程只读存储器(EEPR0M)广泛地用作电可写入和可擦除的非易失性半导体存储器件。这样的以当前广泛地使用的闪存为代表的存储器件具有由在金属绝缘体半导体场效应晶体管(MISFET)的栅极电极之下的氧化物膜或者俘获绝缘膜包围的导电浮栅电极。在存储器件中，在浮栅或者俘获绝缘膜中的电荷存储状态被用作存储器信息并且被读取作为晶体管的门限。近来考察具有金属氧化物氮化物氧化物半导体(M0N0S)结构的存储器单元用作非易失性存储器。公开号为2011-96772的日本待审专利申请描述通过在氮氛围中的热处理(氢退火)修复在栅极绝缘膜与衬底之间的界面处形成的缺陷。
技术实现思路
具体而言，对于M0N0S存储器单元，向在包括电荷存储膜的栅极绝缘膜与半导体衬底之间的界面中重要地引入氢以修复在界面处的缺陷。然而，在互补金属氧化物半导体(CMOS)和非易失性存储器一起被装配在半导体衬底上时，氢退火引起半导体衬底上的半导体元件的性质的变化。将从对本说明书和附图的描述中清楚其它问题和新颖特征。根据本专利技术的一个实施例，提供一种。在该方法中，在热处理半导体晶片之前形成含氢绝缘膜，绝缘膜覆盖在其中将具有存储器单元的区域中的栅极电极和栅极绝缘膜，以及暴露其中将具有配置外围电路的MISFET的区域。根据本专利技术的一个实施例，可以提高半导体器件的性能。备选地，可以减少半导体器件的制造成本。【附图说明】图1是图示第一实施例的半导体器件的制造工艺的流程图。图2是在制造工艺期间的第一实施例的半导体器件的截面图。图3是在图2之后的制造工艺期间的半导体器件的截面图。图4是在图3之后的制造工艺期间的半导体器件的截面图。图5是在图4之后的制造工艺期间的半导体器件的截面图。图6是在图5之后的制造工艺期间的半导体器件的截面图。图7是在图6之后的制造工艺期间的半导体器件的截面图。图8是在图7之后的制造工艺期间的半导体器件的截面图。图9是在图8之后的制造工艺期间的半导体器件的截面图。图10是在图9之后的制造工艺期间的半导体器件的截面图。图11是在图10之后的制造工艺期间的半导体器件的截面图。图12是在图11之后的制造工艺期间的半导体器件的截面图。图13是在图12之后的制造工艺期间的半导体器件的截面图。图14是在图13之后的制造工艺期间的半导体器件的截面图。图15是在图14之后的制造工艺期间的半导体器件的截面图。图16是在图15之后的制造工艺期间的半导体器件的截面图。图17是在图16之后的制造工艺期间的半导体器件的截面图。图18是第二实施例的半导体器件在半导体器件的制造工艺期间的截面图。图19是在图18之后的制造工艺期间的半导体器件的截面图。图20是第三实施例的半导体器件在半导体器件的制造工艺期间的截面图。图21是在图20之后的制造工艺期间的半导体器件的截面图。图22是第四实施例的半导体器件在半导体器件的制造工艺期间的截面图。图23是在图22之后的制造工艺期间的半导体器件的截面图。图24是在图23之后的制造工艺期间的半导体器件的截面图。图25是在图24之后的制造工艺期间的半导体器件的截面图。图26是在图25之后的制造工艺期间的半导体器件的截面图。图27是在图26之后的制造工艺期间的半导体器件的截面图。图28是在图27之后的制造工艺期间的半导体器件的截面图。图29是在图28之后的制造工艺期间的半导体器件的截面图。图30是在图29之后的制造工艺期间的半导体器件的截面图。图31是在图30之后的制造工艺期间的半导体器件的截面图。图32是在图31之后的制造工艺期间的半导体器件的截面图。图33是第五实施例的半导体器件在半导体器件的制造工艺期间的截面图。图34是在图33之后的制造工艺期间的半导体器件的截面图。图35是在图34之后的制造工艺期间的半导体器件的截面图。图36是在图35之后的制造工艺期间的半导体器件的截面图。图37是在图36之后的制造工艺期间的半导体器件的截面图。图38是在图37之后的制造工艺期间的半导体器件的截面图。图39是在图38之后的制造工艺期间的半导体器件的截面图。图40是在图39之后的制造工艺期间的半导体器件的截面图。图41是示出对于“写入”、“擦除”和“读取”中的每一个向选择的存储器单元的每个部分施加电压的;^例条件的表。【具体实施方式】下文将参照附图具体地描述本专利技术的一些实施例。在用于说明以下实施例的所有附图中，具有相同功能的部件由相同标号标示，而省略重复描述。在这样的实施例中，除了特别地需要的情况，未重复地描述等效或者相似功能。第一实施例第一实施例的技术思想是关于如下半导体器件，该半导体器件被设计使得在一个半导体芯片中提供M0N0S可重写非易失性存储器和配置非易失性存储器的外围电路等的MISFETο第一实施例和稍后描述的其它实施例的半导体器件各自包括非易失性存储器(非易失性存储元件、非易失性存储器或者非易失性半导体存储器件)。在第一实施例和其它实施例中，用基于η沟道MISFET的存储器单元描述非易失性存储器。在第一实施例和其它实施例中，示出极性(用于写入、擦除和读取中的每一个的施加的电压的极性，或者载流子的极性等)以描述基于η沟道MISFET的存储器单元的操作。对于基于p沟道MISFET的存储器单元，原则上通过反转施加的电势、载流子的导电性类型等中的任一个的极性来给予相同操作。参照图1至17描述制造第一实施例的半导体器件的方法。第一实施例的半导体器件包括单栅极M0N0S存储器。图1是图示第一实施例的半导体器件的制造工艺的流程图。图2至图17各自是在制造工艺期间的第一实施例的半导体器件的截面图。图2至图17各自是图示在其左侧上的存储器单元区域1A和在其右侧上的外围电路区域1B的截面图。图2至图17示出在存储器单元区域1A中形成非易失性存储器的存储器单元和在外围电路区域1B中形成低耐受电压MISFET的依次工艺。在一个半导体衬底的主表面侧上在沿着主表面的方向上并排提供存储器单元区域1A和外围电路区域1B。非易失性存储器是能够电执行写入操作和擦除操作的存储元件类型并且也称为电可擦除可编程只读存储器。第一实施例的非易失性存储器具有由具有一个栅极电极的M0N0S场效应晶体管(下文在一些情况下称为M0N0S存储器)配置的单栅极存储器单元结构。M0N0S存储器例如利用Fowler-Nordheim隧穿现象(FN隧穿)执行写入操作和擦除操作。虽然M0N0S存储器可能地通过使用热电子或者热空穴的方法来执行写入操作和擦除操作，但是第一实施例的M0N0S存储器通过FN方法而不是使用这样的热载流子的方法来执行写入/擦除操作。由于向M0N0S晶体管施加高电势差(约12V)用于非易失性存储器的写入操作，所以需要相对高耐受电压晶体管作为M0N0S晶体管。 外围电路包括除了非易失性存储器之外的电路，比如包括CPU、控制电路、读出放大器、列解码器、行解码器和输入/输出电路的处理器。在外围电路区域1B中提供的MISFET是用于本文档来自技高网...

【技术保护点】
一种制造包括非易失性存储器的存储器单元的半导体器件的方法，所述方法包括以下步骤：(a)提供半导体衬底，所述半导体衬底具有包括第一区域和第二区域的上表面；(b)在所述第一区域中在所述半导体衬底之上形成第一栅极电极，其中包括电荷存储膜的第一绝缘膜在所述半导体衬底与所述第一栅极电极之间，以及在所述第二区域中在所述半导体衬底之上形成第二栅极电极，其中第二绝缘膜在所述半导体衬底与所述第二栅极电极之间；(c)在所述第一区域中在所述半导体衬底之上形成含氢绝缘膜，所述含氢绝缘膜覆盖所述第一绝缘膜和所述第一栅极电极并且暴露所述第二区域；(d)在所述步骤(c)之后，对所述半导体衬底执行热处理；(e)在所述步骤(d)之后，去除所述含氢绝缘膜；以及(f)在所述半导体衬底的部分的主表面之上形成第一源极/漏极区域，所述部分位于所述第一栅极电极的两侧上，以及在所述半导体衬底的部分的主表面之上形成第二源极/漏极区域，所述部分位于所述第二栅极电极的两侧上，其中所述第一源极/漏极区域、所述第一绝缘膜和所述第一栅极电极配置所述存储器单元，以及其中所述第二源极/漏极区域、所述第二绝缘膜和所述第二栅极电极配置场效应晶体管。

【技术特征摘要】
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【专利技术属性】
技术研发人员：川嶋祥之，吉田省史，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP