半导体器件制造技术

本发明专利技术提供一种半导体器件。其中通过自对准硅化工艺形成金属硅化物层的半导体器件在可靠性上得到改善。通过根据局部反应方法的自对准硅化物工艺，在栅电极、n

semiconductor device

The present invention provides a semiconductor device. The semiconductor device formed by the self aligned silicide process to improve the metal silicide layer is improved in reliability. By self aligned silicide process according to local reaction method, the gate electrode, n

【技术实现步骤摘要】
半导体器件本申请是申请日为2011年11月18日、申请号为201110379402.3、题为“半导体器件及其制造方法”的专利技术专利申请的分案申请。相关申请的交叉引用这里通过参考引入2010年11月19日提交的日本专利申请No.2010-259022的全部公开内容，包括说明书、附图和摘要。
本专利技术涉及一种半导体器件及其制造方法，具体来说，涉及一种在应用于制造具有金属硅化物层的半导体元件时有效的技术。
技术介绍
随着半导体器件的集成度的增加，已经根据缩放规则缩小了场效应晶体管(MISFET：金属绝缘体半导体场效应晶体管)。然而，栅电极以及源极/漏极区域的电阻增加，导致以下问题：即使当场效应晶体管缩小时，也不能获得高速操作。为了解决这一问题，开发了Salicide(SelfAlignedSilicide，自对准硅化物)技术，其中在形成栅电极的导电膜和形成源极/漏极区域的半导体区域中的每个的表面之上通过自对准形成低电阻的金属硅化物层诸如硅化镍层或硅化钴层，由此减少栅电极和源极/漏极区域的电阻。在日本未审专利公开No.2010-114449(专利文献1)中，公开了以下内容：在半导体衬底的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：p型半导体层，设置在半导体衬底的主表面的第一区域中；n型半导体层，设置在所述半导体衬底的所述主表面的第二区域中；第一硅化物层，形成在所述p型半导体层的上表面之上且包含Ni和Pt；以及第二硅化物层，形成在所述n型半导体层的上表面之上且包含Ni和Pt，其中，在所述第一硅化物层的底表面中的Pt的浓度比在所述第二硅化物层的底表面中的Pt的浓度高。

【技术特征摘要】
2010.11.19 JP 2010-2590221.一种半导体器件，包括：p型半导体层，设置在半导体衬底的主表面的第一区域中；n型半导体层，设置在所述半导体衬底的所述主表面的第二区域中；第一硅化物层，形成在所述p型半导体层的上表面之上且包含Ni和Pt；以及第二硅化物层，形成在所述n型半导体层的上表面之上且包含Ni和Pt，其中，在所述第一硅化物层的底表面中的Pt的浓度比在所述第二硅化物层的底表面中的Pt的浓度高。2.根据权利要求1所述的半导体器件，其中...

【专利技术属性】
技术研发人员：山口直，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP