半导体器件制造技术

所提供的是一种半导体器件。该半导体器件包括：SRAM单元，包括形成在衬底上的第一上拉晶体管、第一下拉晶体管和第一传输晶体管；第一读缓冲晶体管，连接到第一上拉晶体管的栅极端子和第一下拉晶体管的栅极端子；以及第二读缓冲晶体管，与第一读缓冲晶体管共用漏极端子，其中第一读缓冲晶体管包括：第一沟道图案，在垂直于衬底的上表面的第一方向上延伸；第一栅电极，覆盖第一沟道图案的一部分；以及第一漏极图案，不接触第一栅电极，在第一方向上延伸，并电连接到第一沟道图案。

semiconductor device

Provided is a semiconductor device. The semiconductor device includes a SRAM unit, including formed on the substrate first pull-up transistor, a first pull-down transistor and a first transmission transistor; the first read buffer transistor, a gate terminal connected to the first pull-up transistor gate terminal and a first pull-down transistor; and a second read buffer transistor, and first read buffer transistor common drain terminal among them, the first read buffer transistor includes: a first channel pattern, extending in a first direction perpendicular to the surface of the substrate; a first gate electrode, covering a portion of the first channel pattern; and a first drain pattern, do not contact the first gate electrode extends in a first direction, and electrically connected to the first channel pattern.

【技术实现步骤摘要】
半导体器件
本专利技术构思涉及半导体器件。
技术介绍
静态随机存取存储器(SRAM)可以被分成：六晶体管SRAM(6T-SRAM)，包括六个晶体管以构成单位存储器单元；以及具有多个输入/输出端口的多端口SRAM，包括六个或更多晶体管。多端口SRAM可以包括例如两端口SRAM(双端口SRAM)。
技术实现思路
根据本专利技术构思的示例实施方式，一种半导体器件被如下提供。SRAM单元包括设置在衬底上的第一上拉晶体管、第一下拉晶体管和第一传输晶体管。第一读缓冲晶体管被连接到第一上拉晶体管的栅极端子和第一下拉晶体管的栅极端子。第一读缓冲晶体管包括：第一沟道图案，在垂直于衬底的上表面的第一方向上延伸；第一栅电极，与第一沟道图案的一部分重叠；以及第一漏极图案，作为第一读缓冲晶体管的漏极端子。第一漏极图案与第一栅电极间隔开，在第一方向上延伸，并电连接到第一沟道图案。第二读缓冲晶体管具有第一漏极图案作为第二读缓冲晶体管的漏极端子。根据本专利技术构思的示例实施方式，一种半导体器件被如下提供。第一上拉晶体管形成在衬底上。第一下拉晶体管被串联连接到第一上拉晶体管。第一上拉晶体管和第一下拉晶体管共用漏极端子。第一传输晶体管被连接到第一上拉晶体管的漏极端子。第一传输晶体管包括：第一沟道图案，在垂直于衬底的上表面的第一方向上延伸；第一栅电极，与第一沟道图案的一部分重叠；以及第一漏极图案，作为第一传输晶体管的漏极端子。第一漏极图案与第一栅电极间隔开，在第一方向上延伸，并电连接到第一沟道图案。第二传输晶体管共用第一传输晶体管的第一漏极图案作为第二传输晶体管的漏极端子。第一传输晶体管和第二传输晶体管被分别连接到第一字线和第二字线。根据本专利技术构思的示例实施方式，一种半导体器件被如下提供。SRAM电路包括包含第一反相器和第二反相器的锁存电路、连接到第一反相器的第一传输晶体管、以及连接到第二反相器的第二传输晶体管。第一晶体管被连接到第一反相器。第一传输晶体管和第一晶体管中的至少一个包括：第一沟道图案，在垂直于衬底的上表面的第一方向上延伸并包括第一部分至第三部分，该第一部分至第三部分从衬底垂直地布置；第一栅电极，与第二部分重叠，并在与第一方向不同的第二方向上延伸；以及第一漏极图案，沿第二方向与第一栅电极间隔开，在第一方向上延伸，并电连接到第一部分。根据本专利技术构思的示例实施方式，一种半导体器件被如下提供。存储单元包括具有第一上拉晶体管和第一下拉晶体管的第一反相器、以及具有第二上拉晶体管和第二下拉晶体管的第二反相器。第一传输晶体管具有与第一上拉晶体管的漏极端子、第一下拉晶体管的漏极端子、第二上拉晶体管的栅极端子和第二下拉晶体管的栅极端子联接的漏极端子。第一传输晶体管、第一下拉晶体管和第一上拉晶体管的漏极端子包括由第一传输晶体管、第一下拉晶体管和第一上拉晶体管共用的第一漏极图案。第二传输晶体管具有与第一上拉晶体管的栅极端子、第一下拉晶体管的栅极端子、第二上拉晶体管的漏极端子和第二下拉晶体管的漏极端子联接的漏极端子。第二传输晶体管、第二下拉晶体管和第二上拉晶体管的漏极端子包括由第二传输晶体管、第二下拉晶体管和第二上拉晶体管共用的第二漏极图案。位线被联接到第一传输晶体管的源极端子。互补位线被联接到第二传输晶体管的源极端子。附图说明通过参照附图详细描述其示例实施方式，本专利技术构思的这些和其它的特征将变得更加明显，附图中：图1是根据本专利技术构思的示例实施方式的半导体器件的布局图；图2是图1的半导体器件的电路图；图3是沿图1的线A-A'截取的截面图；图4是沿图1的线B-B'和C-C'截取的截面图；图5是沿图1的线D-D'和E-E'截取的截面图；图6是根据本专利技术构思的示例实施方式的半导体器件的布局图；图7是根据本专利技术构思的示例实施方式的半导体器件的布局图；图8是图7的半导体器件的电路图；图9是根据本专利技术构思的示例实施方式的半导体器件的布局图；图10是根据本专利技术构思的示例实施方式的半导体器件的布局图；图11是沿图10的线A-A'截取的截面图；图12至图17是示出根据本专利技术构思的示例实施方式的制造图1的半导体器件的方法的中间工艺步骤的图；图18是示出根据本专利技术构思的示例实施方式的半导体器件的图；图19是示出根据本专利技术构思的示例实施方式的半导体器件的图；图20是方框图，其示出包括根据本专利技术构思的示例实施方式的半导体器件的无线通信装置；图21是方框图，其示出包括根据本专利技术构思的示例实施方式的半导体器件的计算系统；图22是方框图，其示出包括根据本专利技术构思的示例实施方式的半导体器件的电子系统；以及图23至图25是示出半导体系统的图，所述半导体系统包括根据本专利技术构思的示例实施方式的半导体器件。虽然某个(某些)截面图的相应平面图和/或透视图可以不被示出，但是这里示出的器件结构的截面图为多个器件结构提供支持，所述多个器件结构沿将在平面图中示出的两个不同的方向和/或在将于透视图中示出的三个不同的方向延伸。所述两个不同的方向可以彼此正交或者可以不彼此正交。所述三个不同的方向可以包括可与所述两个不同的方向正交的第三方向。所述多个器件结构可以被集成在同一电子器件中。例如，当器件结构(例如，存储器单元结构或晶体管结构)在截面图中示出时，电子器件可以包括多个器件结构(例如，存储器单元结构或晶体管结构)，如将由该电子器件的平面图所示出的。该多个器件结构可以被布置成阵列和/或二维图案。具体实施方式下面将参照附图详细地描述本专利技术构思的示例实施方式。然而，本专利技术构思可以以不同的形式实施，而不应被解释为限于这里阐述的实施方式。在附图中，为了清楚，层和区域的厚度可以被夸大。还将理解的是，当一元件被称为“在”另一元件或衬底“上”时，它可以直接在所述另一元件或衬底上，或者还可以存在居间的层。还将理解的是，当一元件被称为“联接到”或“连接到”另一元件时，它可以被直接联接到或直接连接到所述另一元件，或者还可以存在居间的元件。在整个说明书和附图中，相同的附图标记可以指代相同的元件。在下文将参照图1至图25描述根据本专利技术构思的一些实施方式的半导体。图1是根据本专利技术构思的示例实施方式的半导体器件的布局图。图2是具有图1的布局的半导体器件的电路图。图3是沿图1的线A-A'截取的截面图。为了描述的方便，图1没有示出读位线RBL、位线BL、电源节点(VDD)、互补位线(/BL)、第一和第二字线(RWL、WL)、接地节点(GND)以及与它们连接的接触。参照图1至图3，根据本专利技术构思的示例实施方式的半导体器件1可以包括SRAM单元300。SRAM单元300可以包括第一反相器351、第二反相器352、第一传输晶体管303和第二传输晶体管306。SRAM单元300可以形成在衬底上。衬底10可以是例如体硅衬底或绝缘体上硅(SOI)。可选地，衬底10可以是硅衬底，或者包括其它材料，例如硅锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或者锑化镓。或者，衬底10可以通过在基底衬底上形成外延层而获得。为了描述的方便，假定衬底10可以是硅衬底。第一反相器351和第二反相器352可以连接在电源节点VDD和接地节点GND之间。第一反相器351可以包括被串联连接的第一上拉晶体管301和第一下拉晶体管302。同样地，第二反相器352可以包括被本文档来自技高网...

【技术保护点】
一种半导体器件，包括：SRAM单元，包括设置在衬底上的第一上拉晶体管、第一下拉晶体管和第一传输晶体管；第一读缓冲晶体管，连接到所述第一上拉晶体管的栅极端子和所述第一下拉晶体管的栅极端子，所述第一读缓冲晶体管包括：第一沟道图案，在垂直于所述衬底的上表面的第一方向上延伸；第一栅电极，与所述第一沟道图案的一部分重叠；以及第一漏极图案，作为所述第一读缓冲晶体管的漏极端子，所述第一漏极图案与所述第一栅电极间隔开，在所述第一方向上延伸，并电连接到所述第一沟道图案；以及第二读缓冲晶体管，具有所述第一漏极图案作为所述第二读缓冲晶体管的漏极端子。

【技术特征摘要】
2015.11.19 US 14/946,2581.一种半导体器件，包括：SRAM单元，包括设置在衬底上的第一上拉晶体管、第一下拉晶体管和第一传输晶体管；第一读缓冲晶体管，连接到所述第一上拉晶体管的栅极端子和所述第一下拉晶体管的栅极端子，所述第一读缓冲晶体管包括：第一沟道图案，在垂直于所述衬底的上表面的第一方向上延伸；第一栅电极，与所述第一沟道图案的一部分重叠；以及第一漏极图案，作为所述第一读缓冲晶体管的漏极端子，所述第一漏极图案与所述第一栅电极间隔开，在所述第一方向上延伸，并电连接到所述第一沟道图案；以及第二读缓冲晶体管，具有所述第一漏极图案作为所述第二读缓冲晶体管的漏极端子。2.如权利要求1所述的半导体器件，其中所述第一读缓冲晶体管和所述第二读缓冲晶体管共用所述第一漏极图案作为所述第一读缓冲晶体管的漏极端子和所述第二读缓冲晶体管的漏极端子。3.如权利要求1所述的半导体器件，其中所述第二读缓冲晶体管包括：第二沟道图案，在所述第一方向上延伸并电连接到所述第一漏极图案；以及第二栅电极，与所述第二沟道图案的一部分重叠。4.如权利要求3所述的半导体器件，其中所述第一栅电极的在所述第一方向上测量的长度和所述第二栅电极的在所述第一方向上测量的长度彼此不同。5.如权利要求3所述的半导体器件，其中所述第一沟道图案的宽度和所述第二沟道图案的宽度彼此不同。6.如权利要求1所述的半导体器件，其中所述第一读缓冲晶体管设置在所述第一漏极图案的一侧，其中所述第二读缓冲晶体管设置在所述第一漏极图案的另一侧，以及其中所述第一读缓冲晶体管和所述第二读缓冲晶体管跨所述第一漏极图案彼此面对。7.如权利要求6所述的半导体器件，其中所述第一读缓冲晶体管的所述第一栅电极在与所述第一方向交叉的第二方向上延伸，并且其中所述第一读缓冲晶体管和所述第二读缓冲晶体管沿在所述第二方向上延伸的直线布置。8.如权利要求1所述的半导体器件，其中所述第一读缓冲晶体管和所述第二读缓冲晶体管设置在所述第一漏极图案的一侧。9.如权利要求8所述的半导体器件，其中所述第二读缓冲晶体管包括：第二沟道图案，在所述第一方向上延伸；第二栅电极，与所述第二沟道图案的一部分重叠；以及第二导电区域，将所述第二沟道图案电连接到所述第一漏极图案，其中所述第二栅电极在与所述第一方向交叉的第二方向上延伸，以及其中所述第一沟道图案和所述第二沟道图案在与所述第一方向和所述第二方向两者垂直的第三方向上排布。10.一种半导体器件，包括：第一上拉晶体管，形成在衬底上；第一下拉晶体管，与所述第一上拉晶体管串联连接，其中所述第一上拉晶体管和所述第一下拉晶体管共用漏极端子；第一传输晶体管，与所述第一上拉晶体管的所述漏极端子连接，所述第一传输晶体管包括：第一沟道图案，在垂直于所述衬底的上表面的第一方向上延伸；第一栅电极，与所述第一沟道图案的一部分重叠；以及第一漏极图案，作为所述第一传输晶体管的漏极端子，所述第一漏极图案与所述第一栅电极间隔开，在所述第一方向上延伸，并电连接到所述第一沟道图案；以及第二传输晶体管，共用所述第一传输晶体管的所述第一漏极图案作为所述第二传输晶体管的漏极端子，其中所述第一传输...

【专利技术属性】
技术研发人员：权大振，徐康一，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR