集成电路及其制造方法技术

本发明专利技术涉及一种集成电路，包括第一半导体鳍、第一外延结构，以及至少两个第一介电质的鳍部侧壁结构。在第一半导体鳍上设置第一外延结构。第一介电质的鳍部侧壁结构设置在第一外延结构的相对两侧上。第一介电质的鳍部侧壁结构具有不同的高度。本发明专利技术还提供了一种用于制造集成电路的方法。

【技术实现步骤摘要】

本专利技术总体涉及半导体领域，更具体地，涉及鳍状场效应晶体管(FinFET)及其制造方法。
技术介绍
随着半导体行业已经发展到纳米级技术工艺节点以追求更高的器件密度，更好的性能和更低的成本，来自制造和设计问题的挑战已经导致诸如鳍状场效应晶体管(FinFET)的三维设计的发展。FinFET包括在垂直于衬底平面的方向上高于衬底的延伸的半导体鳍部。FET的沟道被形成在这个垂直的鳍部中。栅极提供在鳍的上方(例如，包裹)。FinFET可以进一步减小短沟道效应。
技术实现思路
根据本专利技术的一个方面，提供了一种集成电路，包括：第一半导体鳍；第一外延结构，设置在所述第一半导体鳍上；以及至少两个第一介电质的鳍侧部壁结构，设置在所述第一外延结构的相对两侧上，所述至少两个第一介电质的鳍部侧壁结构具有不同的高度。优选地，所述第一外延结构包括：顶部部分，具有第一宽度：以及主体部分，设置在所述顶部部分和所述第一半导体鳍之间，所述主体部分具有小于所述第一宽度的第二宽度，其中，所述至少两个第一介电质的鳍部侧壁结构设置在所述第一外延结构的所述主体部分的相对两侧上，并且所述顶部部分被设置在所述至少两个第一介电质的鳍部侧壁结构上。优选地，所述第一半导体鳍具有与所述第一外延结构的所述主体部分的所述第二宽度基本相等的第三宽度。优选地，该集成电路还包括：第二半导体鳍；以及第二外延结构，设置在所述第二半导体鳍上并且物理连接至所述第一外延结构。优选地，该集成电路还包括：至少两个第二介电质的鳍部侧壁结构，设置在所述第二外延结构的相对两侧上，所述至少两个第二介电质的鳍部侧壁结构具有不同高度。优选地，该集成电路还包括：第三半导体鳍，其中，所述第一半导体鳍设置在所述第二半导体鳍和所述第三半导体鳍之间；以及第三外延结构，设置在所述第三半导体鳍上，所述第三外延结构与所述第一外延结构分离。优选地，该集成电路还包括：至少两个第三介电质的鳍部侧壁结构，设置在所述第三外延结构的相对两侧上。优选地，所述第一半导体鳍和所述第二半导体鳍之间的第一距离小于所述第一半导体鳍和所述第三半导体鳍之间的第二距离。优选地，该集成电路还包括：至少一个隔离结构，邻近于所述第一半导体鳍设置。优选地，所述至少两个第一介电质的鳍部侧壁结构中的至少一个的高度小于所述第一半导体鳍的从所述隔离结构凸出的部分的高度。根据本专利技术的另一方面，提供了一种集成电路包括：第一晶体管，包括：第一半导体鳍，具有至少一个凹部和至少一个沟道部分；第二半导体鳍，具有至少一个凹部和至少一个沟道部分；第一栅极堆叠件，覆盖所述第一半导体鳍和所述第二半导体鳍的所述沟道部分并且使所述第一半导体鳍和所述第二半导体鳍的所述凹部未被覆盖；至少一个第一外延结构和至少一个第二外延结构，分别设置在所述第一半导体鳍和所述第二半导体鳍的凹部上，其中，所述第一外延结构和所述第二外延结构被合并在一起；以及至少两个第一介电质的鳍部侧壁，设置在所述第一外延结构的相对两侧上，其中，所述至少两个第一介电质的鳍部侧壁结构中设置在所述第一外延结构和所述第二外延结构之间的一个低于所述至少两个第一介电质的鳍部侧壁结构中的另一个；以及至少两个第二介电质的鳍部结构，设置在所述第二外延结构相对两侧上。优选地，所述至少两个第二介电质的鳍部侧壁结构中位于所述第一外延结构与所述第二外延结构之间的一个低于所述至少两个第二介电质的鳍部侧壁结构中的另一个。优选地，该集成电路还包括：第二晶体管，与所述第一晶体管相邻设置，所述第二晶体管包括：第三半导体鳍，具有至少一个凹部和至少一个沟道部分；第二栅极堆叠件，覆盖所述第三半导体鳍的所述沟道部分并且使所述第三半导体鳍的所述凹部未被覆盖；至少一个第三外延结构，设置在所述第三半导体鳍的所述凹部上并且与所述第一外延结构隔离。优选地，所述第二晶体管还包括：至少两个第三介电质的鳍部侧壁结构，设置在所述第三外延结构的相对两侧上。优选地，所述第一晶体管的所述第一外延结构朝着所述第一晶体管的所述第二外延结构比朝着所述第二晶体管的所述第三外延结构横向延伸地更远。根据本专利技术的又一方面，提供了一种用于制造集成电路的方法，所述方法包括：形成第一半导体鳍；在所述第一半导体鳍相对两侧上形成至少两个第一介电质的鳍部侧壁结构，其中，所述至少两个第一介电质的鳍部侧壁结构具有不同的高度；使所述第一半导体鳍在所述至少两个第一介电质的鳍部侧壁结构之间的至少一部分凹进；以及在所述第一半导体鳍的所述凹进部分上形成第一外延结构。优选地，形成所述至少两个第一介电质的鳍部侧壁结构包括：在所述第一半导体鳍周围提供沉积气体以形成所述至少两个第一介电质的鳍部侧壁结构。优选地，所述沉积气体包括含硅气体和含氮气体。优选地，形成所述至少两个第一介电质的鳍部侧壁结构包括：在所述第一半导体鳍的一个侧壁上沉积的介电材料比在所述第一半导体鳍的另一侧壁上沉积的介电材料多。优选地，该方法还包括：形成与所述第一半导体鳍相邻的第二半导体鳍；在所述第二半导体鳍的相对两侧上形成至少两个第二介电质的鳍部侧壁结构，其中，所述至少两个第二介电质的鳍部侧壁结构有不同的高度；使所述第二半导体鳍在所述至少两个第二介电质的鳍部侧壁结构之间的至少一部分凹进；以及在所述第二半导体鳍的所述凹进部分上形成第二外延结构并且所述第二外延结构物理连接至所述第一外延结构。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1是六晶体管(6T)SRAM单元的电路图。图2A至图6A是根据本公开的一些实施例的用于制造集成电路的方法在不同阶段的顶视图。图2B至图6B是图2A至图6A的区域B的立体图。图4C是沿图4A的线C-C截取的截面图。图6C是沿图6A的线C-C截取的截面图。图7是表示外延结构的宽度与介电质的鳍部侧壁结构的高度之间关系的曲线图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。将根据由鳍场效应晶体管(FinFET)形成的静态随机存取存储器(SRAM)的实施例来描述本公开。然而，本公开的实施例也可应用于各种集成电路。将参考附图来详细解释各个实施例。静态随机存取存储器(SRAM)是一种使用双稳态本文档来自技高网...

【技术保护点】
一种集成电路，包括：第一半导体鳍；第一外延结构，设置在所述第一半导体鳍上；以及至少两个第一介电质的鳍侧部壁结构，设置在所述第一外延结构的相对两侧上，所述至少两个第一介电质的鳍部侧壁结构具有不同的高度。

【技术特征摘要】
2015.10.05 US 14/875,5041.一种集成电路，包括：第一半导体鳍；第一外延结构，设置在所述第一半导体鳍上；以及至少两个第一介电质的鳍侧部壁结构，设置在所述第一外延结构的相对两侧上，所述至少两个第一介电质的鳍部侧壁结构具有不同的高度。2.根据权利要求1所述的集成电路，其中，所述第一外延结构包括：顶部部分，具有第一宽度：以及主体部分，设置在所述顶部部分和所述第一半导体鳍之间，所述主体部分具有小于所述第一宽度的第二宽度，其中，所述至少两个第一介电质的鳍部侧壁结构设置在所述第一外延结构的所述主体部分的相对两侧上，并且所述顶部部分被设置在所述至少两个第一介电质的鳍部侧壁结构上。3.根据权利要求2所述的集成电路，其中，所述第一半导体鳍具有与所述第一外延结构的所述主体部分的所述第二宽度基本相等的第三宽度。4.根据权利要求1所述的集成电路，还包括：第二半导体鳍；以及第二外延结构，设置在所述第二半导体鳍上并且物理连接至所述第一外延结构。5.根据权利要求4所述的集成电路，还包括：至少两个第二介电质的鳍部侧壁结构，设置在所述第二外延结构的相对两侧上，所述至少两个第二介电质的鳍部侧壁结构具有不同高度。6.一种集成电路包括：第一晶体管，包括：第一半导体鳍，具有至少一个凹部和至少一个沟道部分；第二半导体鳍，具有至少一个凹部和至少一个沟道部分；第一栅极堆叠件，覆盖所述第一半导体鳍和所述第二半导体鳍的所述沟道部分并且使所述第一半导体鳍和所述第二半导体鳍的所述凹部未被覆盖；至少一个第一外延结构和至少一个第二外延结构，分别...

【专利技术属性】
技术研发人员：李宜静，李昆穆，游明华，郭紫微，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71