具有对准标记的集成电路管芯及其形成方法技术

本发明专利技术的实施例提供了具有对准标记的管芯及其形成方法。一种方法包括：在第一工件的第一侧面上形成沟槽，所述第一工件的管芯介于相邻的沟槽之间；去除管芯的一部分以形成对准标记，对准标记延伸穿过管芯的整个厚度。减薄第一工件的第二侧面，直到管芯被分割，第二侧面与第一侧面相对。

【技术实现步骤摘要】

本专利技术总体涉及半导体领域，更具体地，涉及集成电路管芯及其形成方法。
技术介绍
半导体器件用于多种电子应用，诸如个人计算机、手机、数码相机和其他的电子设备。通常通过以下步骤来制造半导体器件：在半导体衬底上方相继沉积绝缘或介电层、导电层和半导体材料层；以及使用光刻来图案化该多个材料层，以在该多个材料层上形成电路组件和元件。通常在单个半导体晶圆上制造数十或数百集成电路。通过沿着划割线锯切集成电路来切割单独的管芯。然后，通常以多芯片模块或以其他的封装类型将单独的管芯分别封装。由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度不断提高，半导体行业已经历了快速的发展。在很大程度上，集成度的这种提高源自于最小特征尺寸的不断减小(例如，将半导体工艺节点减小至亚20nm节点)，这允许在给定区域内集成更多的组件。由于近来对小型化、更高速度、更大带宽以及更低功耗和更小延迟的需求的增长，已经产生对更小且更富创造性的半导体管芯封装技术的需要。随着半导体技术的进一步发展，已经出现了堆叠的半导体器件(例如，三维集成电路(3DIC))作为进一步减小半导体器件的物理尺寸的有效替代。在堆叠的半导体器件中，在不同的半导体晶圆上制造诸如逻辑电路、存储器电路、处理器电路等的有源电路。两个或更多的半导体晶圆可以彼此安装或堆叠在另一个的顶面以进一步降低半导体器件的形状因数。叠层封装件(POP)器件是一种类型的3DIC，其中，封装管芯然后将管芯与另一封装过的管芯或管芯封装在一起。
技术实现思路
根据本专利技术的一个方面，提供了一种方法，包括：在第一工件的第一侧面上形成沟槽，所述第一工件的管芯介于相邻的沟槽之间；去所述除管芯的一部分以形成对准标记，所述对准标记延伸穿过所述管芯的整个厚度；以及减薄所述第一工件的第二侧面，直到所述管芯被分割，所述第二侧面与所述第一侧面相对。优选地，所述管芯是分立的半导体器件芯片。优选地，该方法还包括：使用所述对准标记将所述管芯与第二工件对准；以及将所述管芯附着至所述第二工件。优选地，所述第二工件是集成电路封装件，所述管芯附着至所述集成电路封装件的一个或多个再分布层(RDL)。优选地，同时形成所述沟槽和所述对准标记。优选地，去除所述管芯的一部分包括：自顶往下看，从所述管芯的侧面去除多边形部分。优选地，去除所述管芯的一部分包括：自顶往下看，从所述管芯的角部去除多边形部分。根据本专利技术的另一方面，提供了一种方法，包括：在第一工件的第一侧面上形成第一凹槽，所述第一凹槽暴露管芯的侧面；在所述第一工件的第一侧面上形成第二凹槽以在所述管芯上形成对准标记，所述第一凹槽和所述第二凹槽具有相同的深度；以及减薄所述第一工件的第二侧面，直到所述管芯被分割，所述第二侧面与所述第一侧面相对。优选地，所述管芯是分立的半导体器件芯片。优选地，该方法还包括：使用所述对准标记将所述管芯与第二工件对准；将所述管芯附着至所述第二工件；以及将所述第二工件切割为单独的器件。优选地，所述第二工件包括多个密封的芯片以及所述多个密封的芯片上方的一个或多个再分布层(RDL)，所述管芯附着至所述一个或多个RDL，所述一个或多个RDL介于所述管芯与所述多个密封的芯片之间。优选地，同时形成所述第一凹槽和所述第二凹槽。优选地，自顶往下看，形成所述第二凹槽从所述管芯的侧面去除了多边形部分。优选地，自顶往下看，形成所述第二凹槽从所述管芯的角部去除了多边形部分。根据本专利技术的又一方面，提供了一种半导体器件，包括：管芯，包括：衬底；器件，位于所述衬底上；和介电层，位于所述衬底和所述器件上方；以及对准标记，位于所述管芯上，所述对准标记完全延伸穿过所述介电层和所述衬底。优选地，该半导体器件还包括：第一工件，附着至所述管芯，所述第一工件包括：密封的芯片；以及一个或多个再分布层(RDL)，位于所述密封的芯片上方，所述一个或多个RDL介于所述管芯与所述密封的芯片之间。优选地，所述管芯是分立的半导体器件芯片。优选地，所述对准标记是所述管芯的侧面中的空隙。优选地，所述对准标记是所述管芯的被切开的角部。优选地，所述对准标记是所述管芯的角部中的刻痕。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1A至图3B是根据一些实施例的制造具有一个或多个对准标记的集成电路管芯期间的各个处理步骤的顶视图和截面图。图4是根据一些实施例的集成电路管芯的顶视图。图5是根据一些实施例的集成电路管芯的顶视图。图6是根据一些实施例的集成电路管芯的顶视图。图7是根据一些实施例的集成电路管芯的顶视图。图8是示出了根据一些实施例的形成具有一个或多个对准标记的集成电路管芯的方法的流程图。图9至图13是根据一些实施例的制造集成电路封装件期间的多个处理步骤的截面图。图14是示出了根据一些实施例的形成集成电路封装件的方法的流程图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现本专利技术的不同特征。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。在具体地描述所示出的实施例之前，通常描述所公开的实施例的特定优势特征和各方面。下文描述的是具有对准标记的各个集成电路管芯及用于形成这种集成电路管芯的方法。另外，下文描述了使用集成电路管芯来形成集成电路封装件的方法。通过形成具有一个或多个对准标记的集成电路管芯，可以在形成集成电路封装件时减少或避免集成电路管芯的不期望的偏移或旋转。此外，可以减少或避免由未对准导致的对于集成电路管芯的损害。图1A至图3B是根据一些实施例的制造具有对准标记的集成电路管芯期间的各个处理步骤的顶视图和截面图，其中，“A”图表示顶视图，并且“B”图表示沿着相应的“A”图的线B-B'得到的截面图。参考图1A和图1B，示出了具有通过划线103(也称为切割线或切割区)分隔的管芯区域101的工件100的一部分。如下文更加详细地示出的，将沿着划线103切割工件100，以形成单独的集成电路管芯(诸如图3A和图3B示出的集成电路管芯301)。在一些实施例中，工件100包括衬底105、衬底105上的一个或多个有源和/或无源器件115以及衬底105和一个或多个有源和/或无源器件115上方的一个或多个金属化层117。在一些实施例中，衬底105可以由硅形成，但是其还可以本文档来自技高网...

【技术保护点】
一种方法，包括：在第一工件的第一侧面上形成沟槽，所述第一工件的管芯介于相邻的沟槽之间；去所述除管芯的一部分以形成对准标记，所述对准标记延伸穿过所述管芯的整个厚度；以及减薄所述第一工件的第二侧面，直到所述管芯被分割，所述第二侧面与所述第一侧面相对。

【技术特征摘要】
2015.07.31 US 14/815,6031.一种方法，包括：在第一工件的第一侧面上形成沟槽，所述第一工件的管芯介于相邻的沟槽之间；去所述除管芯的一部分以形成对准标记，所述对准标记延伸穿过所述管芯的整个厚度；以及减薄所述第一工件的第二侧面，直到所述管芯被分割，所述第二侧面与所述第一侧面相对。2.根据权利要求1所述的方法，其中，所述管芯是分立的半导体器件芯片。3.根据权利要求1所述的方法，还包括：使用所述对准标记将所述管芯与第二工件对准；以及将所述管芯附着至所述第二工件。4.根据权利要求3所述的方法，其中，所述第二工件是集成电路封装件，所述管芯附着至所述集成电路封装件的一个或多个再分布层(RDL)。5.根据权利要求1所述的方法，其中，同时形成所述沟槽和所述对准标记。6.一种方法，包括：在第一工件的第一侧面上形成第一凹槽，所述第一凹槽暴露管芯的...

【专利技术属性】
技术研发人员：陈宪伟，陈英儒，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71