对切割的集成电路中的破裂的抑制制造技术

本发明专利技术涉及对切割的集成电路中的破裂的抑制。一种半导体器件具有拆分的管芯，所述拆分的管芯具有基板和管芯边缘。互连电介质层定位在该基板上，并且集成电路具有定位在该互连电介质层内的互连部。沟槽定位在该互连电介质层中并且定位在密封环与该互连电介质层的残余部分之间。该密封环定位在互连电介质层内并且定位在该沟槽与该集成电路之间，并且该互连电介质层的残余部分定位在该沟槽与该管芯的边缘之间。

【技术实现步骤摘要】

本专利技术总体上涉及集成电路(IC)，并且更具体地说，涉及拆分(SingUlating)IC 管芯(die)。
技术介绍
低k和超低k电介质以及铜金属化被用于改进前沿硅技术中的性能。尽管它们分 别提供了较低的介电常数和电阻率，但铜互连部和这些电介质的堆叠可能在机械特性方面 脆弱。这种脆弱性起因于相对于二氧化硅和掺氟二氧化硅的低k和超低k电介质的较低的 破裂韧度，以及电介质的不同层之间以及电介质与铜之间的粘着强度的降低。这些特性可 能导致利用低k电介质的IC的显著产量损失和早期故障。为了改善这些问题，通常的实践是绕IC管芯的边缘添加称为密封环的加固结构。 该密封环用于重新分布由装配和热机械应力引起的负荷，并且减轻边缘缺陷的渗透蔓延到 IC的有效区域中。
技术实现思路
一方面提供了一种半导体器件，该半导体器件包括具有基板和管芯边缘的拆分的 管芯。互连电介质层定位在该基板上。集成电路具有定位在该互连电介质层内的互连部。 沟槽(trench)和密封环定位在该互连电介质层内，并且该密封环定位在该沟槽与集成电 路之间。该互连电介质层的残余部分定位在该沟槽与管芯边缘之间。另一方面是一种具有形成在其上的多个集成电路的半导体晶片。互连电介质层定 位在该晶片上。集成电路在该互连电介质层内具有相应的互连部。密封环定位在该电介质 层内并且定位在所述集成电路之间。定位在该互连电介质层内的沟槽定位在所述密封环之 间。另一方面是一种形成集成电路管芯的方法。该方法包括提供具有定位在基板上 的第一集成电路和定位在该基板上的第二集成电路的晶片。划线道(scribe street)定位 在第一和第二集成电路之间。该第一和第二集成电路包括互连电介质层。将第一密封环定 位在所述互连电介质层内并且定位在所述第一集成电路与所述划线道之间。将第二密封环 定位在所述互连电介质层内并且定位在所述第二集成电路与所述划线道之间。将第一和第 二沟槽形成在互连电介质层中，使得第一密封环定位在第一沟槽与第一集成电路之间，第 二密封环定位在第二沟槽与第二集成电路之间，并且电介质条定位在第一沟槽与第二沟槽 之间。附图说明根据半导体工业中的常规做法，附图的各种特征可以不按比例绘制。事实上，为了 清楚讨论起见，各种特征的尺寸可以任意增加或减少。现在，参照结合附图进行的以下描 述，在附图中图1例示了其上形成有本公开的未拆分集成电路管芯的半导体晶片；图2A和2B分别例示了图1的单个集成电路管芯的平面图和截面图；图3是本公开的用于形成集成电路的方法；图4例示了形成在基板上的集成电路；图5例示了沟槽的构图和蚀刻；图6例示了形成在互连电介质层中的沟槽；图7例示了器件拆分之后的两个管芯；以及图8例示了封装的管芯。具体实施例方式在某些情况下，密封环结构无法防止边缘缺陷的蔓延。例如，典型地，在称为拆分 的处理中将IC分隔开。一种拆分方法使用晶片锯切处理(例如，旋转砂轮)，以去除被分 隔的集成电路管芯之间的切割道(dicing street)中的一部分基板(例如，晶片)和覆盖 (overlying)层。锯片在基板以及形成在该基板上的电介质层与金属层上产生的应力有时 导致蔓延通过密封环的缺陷。该缺陷可能导致直接产量损失，或者可能导致电子器件的过 早故障。此处的实施例反映了以下认识，即可以通过在切割道与密封环之间形成无电介质 区而阻止在拆分期间开始的缺陷的蔓延。当缺陷形成时，其可以蔓延至该无电介质区。然 而，缺陷的蔓延因其中不存在电介质而被抑制。首先转向图1，其例示了具有形成在其上的多个未拆分管芯110的晶片100。指出 了两个管芯110a、110b，以供在下面的讨论中引用。如下进一步所述，每一个管芯110都典 型为标称相同的电子器件的实例。在每一个管芯110之间的是切割道120。突出垂直与水 平切割道120以供引用。其中，切割道120提供了在管芯110之间用以在拆分处理中去除 晶片100的一部分的空间。为了易于拆分而典型地将管芯110沿直线阵列排列，但此处的 实施例并不限制于此。通常来说，管芯110通过常规晶片锯切操作来拆分。在这种处理中， 晶片锯片沿切割道120内的路径切断晶片100，包括定位在晶片上的任何电介质层或金属 层。另选的是，可以使用激光拆分处理。本公开的实施例不限于任何特定的拆分方式。晶片100可以是适于支持加工管芯110的任何刚性基板。例如，晶片100可以是 或者包括任何元素或化合物半导体材料，如Si、Ge、InP, GaAs或CdTe。晶片100还可以是 或者包括非半导体材料，如晶态蓝宝石、氧化铝、氧化硅或氮化铝。在某些情况下，晶片100 可以是或者包括玻璃，如半导体玻璃合成物。在某些情况下，晶片100可以包括形成在“柄 状(handle)，，晶片上的外延层，其中，晶体管形成在该外延层中。图2A例示了本公开的单个管芯110的平面图。图2B例示了如图2A中所示的管 芯110的截面。这些图在下面的描述中被同时引用。管芯110包括基板210和形成在该基 板上的互连电介质堆叠220。虽然未示出，但应当理解，该基板可以包括半导体材料(如上 面提到的与晶片100有关的那些半导体材料)并且还可以分别包括有源或无源器件，如晶 体管，或者电容器或二极管。互连电介质堆叠220在此处可以被简称为电介质堆叠220。如 在此处和权利要求书中所使用的，基板210包括晶片100的一部分和其上定位有电介质堆 叠220的任何覆盖层。电介质堆叠220例如可以包括掺杂和非掺杂二氧化硅、低k和超低k材料，以及诸如氮化硅和碳化硅的阻挡层。在非限制例中，电介质堆叠220被例示为包括 电介质层220a、220b、220c、220d (图2B)，它们包括相同或不同的电介质材料。虽然在图2B 的实施例中被示为具有相等厚度，但一般来说，层220a、220b、220c、220d将具有不同厚度。 在此处和权利要求书中，术语“低k”说明电介质材料具有比二氧化硅的相对介电 常数(permittivity)(或大约4. 2)更小的相对介电常数。“超低k”材料可以具有比大约3 更小的相对介电常数。对于相关领域的技术人员应当清楚的是，某些低k和超低k材料在 机械特性方面比二氧化硅更易碎，并且例如与二氧化硅相比，通常相对更差地粘着至电介 质堆叠中的其它层。这种材料的非限制例包括掺氟或掺碳二氧化硅，多孔氧化硅，以及诸如 SiLKTM的有机材料。位于电介质堆叠220内的是可以以常规方式形成的互连部230。互连部230包括 迹线(trace)，其沿通常平行于基板210的方向向形成在基板210中的晶体管(未示出)传 送电信号和功率。通路(via)沿通常垂直于基板210的方向在迹线之间传送信号。互连部 230和晶体管是集成电路(IC)240的组件。如在此处和权利要求书中使用的，“互连部”指 互连IC 240上的诸如晶体管的有源器件的通路和迹线。每一个电介质层220a、220b、220c、 220d由于其内存在互连部230还是互连电介质层。电介质堆叠220不包括覆盖最上部互连 电介质层的电介质层，举例来说，如钝化外涂(PO)层或其它环境阻挡层。沟槽250 (下面讨论其形式和目的)定位在互连电介质层220a-220d中的一个或 多个内。残余部本文档来自技高网...

【技术保护点】
一种半导体器件，包括：具有基板和管芯边缘的拆分的管芯；定位在所述基板上的互连电介质层；具有定位在所述互连电介质层内的互连部的集成电路；定位在所述互连电介质层内的沟槽；定位在所述互连电介质层内并且定位在所述沟槽与所述集成电路之间的密封环；以及定位在所述沟槽与所述管芯边缘之间的所述互连电介质层的残余部分。

【技术特征摘要】
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【专利技术属性】
技术研发人员：MA巴克曼，JW奥森巴赫，
申请(专利权)人：LSI公司，
类型：发明
国别省市：US[美国]