集成电路元件制造技术

本实用新型专利技术提供一种集成电路元件，包括：具有至少存储器单元区与至少周边电路区的基底；多个绝缘结构位于存储器单元区中；多个主动区，每个主动区皆位于多个绝缘结构的邻近处间；以及多层栅极电极层，每层栅极电极层皆位于多个绝缘结构的邻近处间且位于所对应的多个主动区上，每层多层栅极电极层的宽度大于与栅极电极层接触的相邻绝缘结构的间隔宽度。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是有关于一种集成电路，且特别有关于一种集成电路的多晶硅层。
技术介绍
由于目前产生许多需要高密度储存元件的新应用，所以对具有小构装尺寸(package size)与高储存密度的储存元件的需求越来越高，而半导体元件几何尺寸持续地大幅缩小，其中一般存在元件具有小于65nm构件几何尺寸的范围。然而，存储器元件与其它储存元件的制造常会面临各式问题，如存储器元件与周边(supporting)微电子元件间在表面构成地形上(topographic)的差异，这些问题可与过度蚀刻、过度平坦化与/或其它对某些构件造成损伤等因素相关，但同时其它构件并未被损伤。有鉴于此，业界亟需提出一种集成电路元件与其制造方法，以解决上述问题。
技术实现思路
本技术的目的之一就是提供一种集成电路元件，以解决上述问题。为达上述目的，本技术提供一种集成电路元件，包括具有至少存储器单元区与至少周边电路区的基底；多个绝缘结构位于存储器单元区中；多个主动区，每个主动区皆位于多个绝缘结构的邻近处间；以及多层栅极电极层，每层栅极电极层皆位于多个绝缘结构的邻近处间且位于所对应的多个主动区上，每层多层栅极电极层的宽度大于与栅极电极层接触的相邻绝缘结构的间隔宽度。本技术所述的集成电路元件，每个该多个栅极电极包括一延伸至邻近该多个绝缘结构的部分。本技术所述的集成电路元件，每层该多层栅极电极层包括一侧面接触邻近的该绝缘结构。本技术所述的集成电路元件，每层该多层栅极电极层突出于对应的该多个主动区的部分。本技术所述的集成电路元件，每个该多个绝缘结构包括一凹陷处，此凹陷处具有一凸向邻近的该多层栅极电极层之一的轮廓。本技术所述的集成电路元件，每个该多个绝缘结构延伸过该基底至少一邻近的栅极电极层所高于该基底的高度。本技术所述的集成电路元件，每个该多个绝缘结构以远离该基底的方向延伸过邻近的该多层栅极电极层。本技术所述的集成电路元件，每层该多层栅极电极层未比邻近的该多个绝缘结构更远离该基底。本技术所述的集成电路元件，尚包括多个逻辑电路晶体管位于该周边电路区中。本专利技术所述集成电路元件，减少或消除了在较高地形构件间所产生的圆角、残留增加和具有尖突的边缘等问题，从而避免存储器元件与周边微电子元件间在表面构成地形上的差异。附图说明图1～5为一系列剖面图，用以说明本技术揭露的一实施例在制程步骤中的微电子元件；图6为一示意图，用以说明本技术揭露的一实施例用以平坦化形成在基底上的地形构件的系统；图7为一剖面图，用以说明本技术揭露的一实施例的集成电路元件；图8a与图8b为一系列剖面图，用以说明本技术揭露的另一实施例的微电子元件；图9a～9f为一系列剖面图，用以说明本技术揭露的另一 具体实施方式为使本技术的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下请参阅图1，此图为本技术揭露制程中的分栅场效晶体管(split gate field effect transistor，简称SGFET)元件100的剖面图，此SGFET元件100可为单一接面(junction)半导体元件，此元件100也可为多个SGFET或SGFET单元阵列之一，然而，为清楚与简化起见，图1显示一个单一元件100，此外，虽然本技术揭露是描述SGFET元件，但熟习此技艺的人士应可了解本技术揭露尚可适用于其它半导体元件，例如闪存中的堆栈栅极技术与其它晶体管技术。元件100包括具有源极区120于其中的基底110，基底110可为单晶或其它硅基底、绝缘体覆硅(silicon-on-insulator，简称SOI)基底包括硅或锗外延层于硅或蓝宝石基底上、塑料或其它弹性基底、或其它一般或未来会技术出的基底；此基底110可为或包括连接到半导体元件上的接触插塞或内连线，例如，基底110可为或包括半导体晶圆或形成于半导体基底上的其它层。源极区120可借由布植磷、硼与/或借由扩散、离子布植与/或其它制程植入掺杂质形成，在一实施例中，源极区120可形成在基底110中的更重掺杂区或主动区里。基底110尚可包括其它未在图1中显示的构件，如位于源极区120相对侧的绝缘区，此绝缘区包括硅的区域氧化(local oxidation of silicon，简称LOCOS)与浅沟隔离(STI)，故基底110、源极区120与其它形成在基底110中的特定组成并未被本技术揭露所限定。元件100也包括形成于基底110上的栅极氧化层130、形成于栅极氧化层130上的分离栅极140、形成于分离栅极140上的侧壁间隔层150、形成于侧壁间隔层150间与源极区120上的源极内连线160，其中栅极氧化层130、分离栅极140与侧壁间隔层150统称为栅极结构105。栅极结构105的形成方式如下首先在基底110上沉积氧化层与栅极材料层；蚀刻氧化层与栅极材料层以露出部分基底，且定义出栅极氧化层130与分离栅极140；在氧化层与露出的基底部分形成侧壁间隔层材料层；以及蚀刻侧壁间隔层材料层以形成侧壁间隔层150。在一实施例中，源极区120的形成可在沉积侧壁间隔层材料之前以分离栅极140作为掩膜，在侧壁间隔层150形成后，再于源极区120与侧壁间隔层150间形成源极内连线160，且源极内连线160高度可小于栅极结构105的高度H，如图1所示。在一实施例中，侧壁间隔层150可从源极内连线160将分离栅极140隔离，且可借由经源极内连线160的电容耦合将偏压加在分离栅极140上。上述的图案化步骤包括光微影、无掩膜式光微影、接触插塞微影、等离子与/或干蚀刻、离子碾磨、化学蚀刻与/或其它制程。栅极氧化层130可包括SiO2、Ta2O5、Hf2O、ZrO2与/或其它介电材料，以提供所需的等效氧化物厚度，且可借由原子层沉积(atomic layer deposition，简称ALD)、化学气相沉积(CVD)、等离子增进式化学气相沉积(PECVD)、物理气相沉积(PVD)热或快速热制程(RTP)氧化与/或同处产生蒸汽(In Situ SteamGeneration，简称ISSG)RTP氧化所形成，且此栅极氧化层130的厚度约为100埃或更薄。分离栅极140可包括金属硅化物、掺杂与/或未掺杂多晶硅、金属氧化物、阻障层与金属导体、阻障层与非金属导体与/或其它可提供应用的特定需求的同等电性元件效能的材料，此分离栅极140可借由ALD、CVD、PECVD、PVD与/或其它制程形成，其宽度约为100～4000埃，且厚度约为1～800埃。侧壁间隔层150可包括SiO2与/或其它介电材料，且可选择与元件制程热预算相符的材料，侧壁间隔层150可借由ALD、CVD、PECVD、热或RTP氧化、ISSGRTP氧化、PVD与/或其它制程形成，其厚度约为10～400埃，且宽度约为10～4000埃。源极内连线160可包括一种或多种导体材料，包括多晶硅、金属硅化物与/或金属氧化物，且也可包括阻隔层与/或镀层(cladding)，如Ti、Ta、TiN、TaN、TiW、CN、SiC与SiCO，源极内连线160可以ALD、CVD、PECVD、PVD与/或电镀铜制程(electroplati本文档来自技高网...

【技术保护点】
一种集成电路元件，其特征在于所述集成电路元件包括：一具有至少一存储器单元区与至少一周边电路区的基底；多个绝缘结构位于该存储器单元区中；多个主动区，每个该主动区皆位于该多个绝缘结构的邻近处间；以及多层栅极电极层 ，每层该栅极电极层皆位于该多个绝缘结构的邻近处间且位于一所对应的该多个主动区上，每层该多层栅极电极层的宽度大于与该栅极电极层接触的相邻绝缘结构的间隔宽度。

【技术特征摘要】
US 2003-12-3 10/727,272;US 2004-4-12 10/822,5051.一种集成电路元件，其特征在于所述集成电路元件包括一具有至少一存储器单元区与至少一周边电路区的基底；多个绝缘结构位于该存储器单元区中；多个主动区，每个该主动区皆位于该多个绝缘结构的邻近处间；以及多层栅极电极层，每层该栅极电极层皆位于该多个绝缘结构的邻近处间且位于一所对应的该多个主动区上，每层该多层栅极电极层的宽度大于与该栅极电极层接触的相邻绝缘结构的间隔宽度。2.根据权利要求1所述的集成电路元件，其特征在于每个该多个栅极电极包括一延伸至邻近该多个绝缘结构的部分。3.根据权利要求1所述的集成电路元件，其特征在于每层该...

【专利技术属性】
技术研发人员：陈汉平，喻中一，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]