具有冗余系统的半导体存储器件技术方案

一种半导体存储器件，它具有存储器系统和包括用来消除存储器系统中的多个缺陷的冗余元件的冗余系统，其中的冗余系统具有多个各包括用来对存储器系统中的有缺陷地址进行编程的地址熔丝以及用来防止冗余元件在不使用时被选择的主熔丝的熔丝组，且至少一个主熔丝被多个熔丝组中的至少二个熔丝组共用。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及到半导体存储器件，更确切地说是涉及到具有冗余系统的半导体存储器件。
技术介绍
图15是方框图，示意地示出了常规半导体存储器件中的冗余系统安排。在图15中，虚线围绕的熔丝组100由多个冗余元件即地址熔丝FUSE0-FUSEn以及主熔丝FUSEM组成，前者对应于经由地址线馈送的n+1个输入地址信号A0-An而排列，用来对半导体存储器件中的存储器阵列的有缺陷的地址进行编程，后者被用来防止冗余元件在不被使用时被选择。多个地址熔丝FUSE0-FUSEn的输出以及主熔丝FUSEM的输出，被对应于它们排列的多个熔丝锁存电路FLATCH0-FLATCHn和熔丝锁存电路FLATCHM锁存，然后与输入地址信号A0-An一起被馈送到各由EX-NOR电路组成的相应的地址比较器ACOMP0-ACOMPn。熔丝锁存电路FLATCH0-FLATCHn的锁存输出FOUT0-FOUTn被设定为“H”还是被设定为“L”，取决于地址熔丝FUSE0-FUSEn的状态，亦即基于熔丝是否被烧毁。至于各个输入地址信号A0-An，则决定任何一个输入地址信号的H或L电平是否与相应的一个锁存输出FOUT0-FOUTn的H或L电平相符合。随后，当所有的输入地址信号A0-An与被编程的地址相符合，亦即与锁存输出FOUT0-FOUTn相符合时，以及当主熔丝FUSEM被烧毁且锁存输出FOUTM变到“H”时，用作命中探测器的与非电路HD就输出表明冗余模式的L信号bHIT。顺便说一下，排列在半导体存储器件中的冗余系统具有大量熔丝。这样，为了减小半导体存储器件的尺寸，将包括熔丝本身的整个冗余电路在布局中排列成尽可能紧凑，是非常重要的。图16A和16B示意地示出了多个熔丝的布局。冗余熔丝通常沿地址总线排列。但不可能在一层熔丝行中亦即在一层熔丝群110中无数量限制地排列大量熔丝，且存在着它们必须容纳在图16A的宽度W之内的情况。熔丝群110的宽度受到冗余系统布局之外的其它布局等的限制。然而，如图16B所示，若仅仅一个必须的熔丝(例如熔丝FUSEk+1)无法容纳在宽度W中，则一层熔丝行110必须增加到二层熔丝群112和113。层数增加到二层，由于冗余布局的高度从H1增大到H2，故增大了布局面积。结果，芯片面积也被增大。亦即，存在着这样的情况，其中熔丝数目的稍许差别却大幅度改变冗余电路的布局面积。
技术实现思路
根据本专利技术一种情况的半导体存储器件，它具有存储器系统以及包括用来消除存储器系统中的多个缺陷的冗余元件的冗余系统，其中的冗余系统具有多个熔丝组，各包括用来对存储器系统中的有缺陷的地址进行编程的地址熔丝以及用来防止冗余元件在不使用时被选择的主熔丝，且至少一个主熔丝被多个熔丝组中的至少二个熔丝组共用。附图说明图1是平面图，示意地示出了本专利技术一个实施方案的具有冗余系统的半导体存储器件的安排；图2示出了一种列冗余系统的安排，此冗余系统被安排成借助于用行地址将备用的CSL分割而将其用作多个冗余元件；图3是方框图，示出了本专利技术第一实施方案的电路安排；图4A是方框图，示出了图3的熔丝和熔丝锁存电路的安排；图4B是熔丝初始化信号的时间图，用来解释图3的熔丝和熔丝锁存电路的工作；图5是方框图，示出了本专利技术另一个实施方案的冗余系统的安排；图6是方框图，示出了用于本专利技术实施方案中的熔丝组选择信号发生电路的电路安排； 图7是方框图，示出了用于本专利技术另一实施方案中的地址熔丝的熔丝组选择电路的电路安排；图8是方框图，示出了本专利技术另一实施方案中当主熔丝被共用时的熔丝组选择电路的电路安排；图9是方框图，示出了本专利技术另一实施方案中能够消除列缺陷的多个冗余元件的安排；图10是方框图，示出了一种阵列安排，其中本专利技术另一实施方案中的备用CSL由多个冗余元件组成，其中的读出放大器被共用；图11是方框图，示出了一种修正的电路安排，其中的冗余测试功能配备有图2所示的实施方案；图12是方框图，示出了本专利技术另一实施方案的冗余系统的安排；图13是方框图，示出了本专利技术另一实施方案的冗余系统的电路安排；图14是方框图，示出了图12所示冗余系统中的熔丝群被排列在二层中的状态；图15是方框图，示出了常规冗余系统的电路安排的例子；图16A示出了常规熔丝布局的例子；而图16B示出了常规熔丝的不同布局的例子。具体实施例方式下面参照附图来描述本专利技术的多个实施方案。本专利技术人设想由多个熔丝组共用一个有缺陷元件的标识熔丝，例如地址熔丝，来标识待要替换的有缺陷的元件，作为用来避免上述熔丝数目稍许增加而引起的布局面积大幅度增大的对抗措施。亦即，借助于由多个熔丝组共用有缺陷元件的标识熔丝，能够减少整个熔丝的数目。图1是平面图，示出了本专利技术的具有冗余系统的半导体存储器件的安排。此半导体存储器件被排列成例如使8个存储器块MB1-MB8分别沿通过读出放大器SA1-SA8的行方向排列。多个列选择线(csl，未示出)和多个字线(未示出)被集成制作在各个存储器块MB1-MB8中。而且，备用的列选择线(备用的CSL)10C被制作成由各个存储器块MB1-MB8共用，并对各个存储器块MB1-MB8制作备用的字线(备用的WL)10W1-10W8。例如假设存储器块MB2中的存储器单元d1以及存储器块MB4中的存储器单元d2是有缺陷的。为了消除存储器块MB2中的有缺陷的存储器单元d1，可以使用备用的字线10W2或备用的列选择线10C。同样，为了消除存储器块MB4中的有缺陷的单元d2，可以使用备用的字线10W4或备用的列选择线10C。而且，为了提高列冗余元件的消除效率，可以利用配备有被行地址分割成多个冗余元件的备用CSL的列冗余系统。下面参照例如图2来描述这一点。图2示出了从多个存储器块组成的存储器阵列取出的二个相邻的存储器块MB1和MB2。在图2中，读出放大器SA2被二个相邻的存储器块MB1和MB2中的位线对共用，且整个存储器阵列被分割成4个取决于例如二位行地址AR0和AR1的区域A、B、C和D。图2示出了一种列冗余系统，其中一个备用CSL被行地址分割，并被用作多个冗余元件。然而，在图2中，为了避免使图复杂化，略去了沿行方向的备用字线。下面参照如下所述安排的系统，作为一个例子来描述冗余元件与待要消除的区域之间的关系。此系统被安排成使备用CSL被输入行地址分割并被用作列冗余系统中的列冗余元件，其中有缺陷的CSL不被激活，而备用的CSL被激活并替换有缺陷的CSL。列冗余系统被排列成使当对应于存储器阵列中的有缺陷单元的列地址，在对应于存储器阵列中的输入地址的行被存取的状态下(在某些字线被激活的状态下)被输入时，行上的冗余备用单元被存取(备用的CSL被激活且数据从备用单元被读出并被写入到备用单元)，代替对应于此列地址的相同行上的单元被存取(正常的CSL被激活，且数据从列地址与有缺陷的单元相同的单元被读出并被写入到此单元)。通常，在列冗余系统中，不是一个备用单元替换各个单元，而是备用列中的多个单元替换包括同一个列中的有缺陷单元的多个单元。作为替换单位的一组备用单元，被称为冗余元件。列冗余元件则包括对应于多个行的各个单元。当字线被激活，因而CSL被激活时，由被激活的字线和被激活的CSL标识的单元被访问，而不管CSL是正常CSL还是备用CSL。此处将研究这样本文档来自技高网...

【技术保护点】
一种半导体存储器件，它具有存储器系统和包括用来消除存储器系统中的多个缺陷的冗余元件的冗余系统， 其中的冗余系统具有多个各包括用来对存储器系统中的有缺陷的地址进行编程的地址熔丝以及用来防止冗余元件在不使用时被选择的主熔丝的熔丝组，且至少一个主熔丝被多个熔丝组中的至少二个熔丝组共用。

【技术特征摘要】
JP 2001-1-12 005562/20011.一种半导体存储器件，它具有存储器系统和包括用来消除存储器系统中的多个缺陷的冗余元件的冗余系统，其中的冗余系统具有多个各包括用来对存储器系统中的有缺陷的地址进行编程的地址熔丝以及用来防止冗余元件在不使用时被选择的主熔丝的熔丝组，且至少一个主熔丝被多个熔丝组中的至少二个熔丝组共用。2.根据权利要求1的半导体存储器件，其中共用至少一个主熔丝的至少二个熔丝组，被包括在对应于多个冗余元件的多个熔丝组中，此多个冗余元件能够以使存储器系统中多个存储器元件同时有缺陷的缺陷模式来消除多个缺陷。3.根据权利要求1的半导体存储器件，其中共用至少一个主熔丝的至少二个熔丝组，被包括在对应于多个冗余元件的多个熔丝组中，此多个冗余元件能够消除多个物理上连续且成团的有缺陷的存储器元件。4.根据权利要求1的半导体存储器件，其中当多个待要消除的区域存在于存储器系统中时，对应于为多个待要消除的区域中的至少一个待要消除的区域提供的多个冗余元件的至少二个熔丝组，共用一个主熔丝。5.根据权利要求1的半导体存储器件，其中的冗余系统具有用来由行地址设定列冗余消除区域的备用列选择线和列冗余系统，且对应于多个属于备用列选择线的冗余元件的至少二个熔丝组，共用一个主熔丝。6.根据权利要求1的半导体存储器件，其中的冗余系统具有用来由行地址设定列冗余消除区域的列冗余系统，且当消除区域被设定以便分割位线时，对应于多个对应多个消除区域中的多个不同消除区域的分割同一个位线的冗余元件的至少二个熔丝组，共用一个主熔丝。7.根据权利要求6的半导体存储器件，其中对应于多个共用主熔丝的熔丝组的多个冗余元件，属于同一个备用列选择线。8.根据权利要求1的半导体存储器件，其中对应于能够替换共用读出放大器的多个有缺陷的存储器元件的多个冗余元件的多个熔丝组，包括至少二个共用一个主熔丝的熔丝组。9.根据权利要求5的半导体存储器件，其中对应于共用主熔丝的多个熔丝组的多个冗余元件，能够消除共用读出放大器的多个有缺陷的存储器元件。10.根据权利要求3的半导体存储器件，其中的冗余系统包含第一熔丝组和第二熔丝组，在第一熔丝组中，主熔丝和地址熔丝被烧毁，以便对有缺陷的地址进行编程，第二熔丝组共用主熔丝且其中物理上邻近待要编程的有缺陷的地址的地址被编程。11.根据权利要求4的半导体存储器件，其中的冗余系统包含第一熔丝组和第二熔丝组，在第一熔丝组中，主熔丝和地址熔丝被烧毁，以便对有缺陷的地址进行编程，第二熔丝组共用主熔丝且其中物理上邻近待要编程的有缺陷的地址的地址被编程。12.根据权利要求5的半导体存储器件，其中的冗余系统具有第一熔丝组和第二熔丝组，在第一熔丝组中，主熔丝和地址熔丝被烧毁，以便对有缺陷的列地址进行编程，第二熔丝组共用主熔丝且其中与待要编程的有缺陷的列地址相同的地址被编程。13.根据权利要求6的半导体存储器件，其中的冗余系统具有第一熔丝组和第二熔丝组，在第一熔丝组中，主熔丝和地址熔丝被烧毁，以便对有缺陷的列地址进行编程，第二熔丝组共用主熔丝且其中与待要编程的有缺陷的列地址相同的地址被编程。14.根据权利要求7的半导体存储器件，其中的冗余系统具有第一熔丝组和第二熔丝组，在第一熔丝组中，主熔丝和地址熔丝被烧毁，以便对有缺陷的列地址进行编程，第二熔丝组共用主熔丝且其中与待要编程的有缺陷的列地址相同的地址被编程。15.根据权利要求8的半导体存储器件，其中的冗余系统具有第一熔丝组和第二熔丝组，在第一熔丝组中，主熔丝和地址熔丝被烧毁，以便对有缺陷的列地址进行编程，第二熔丝组共用主熔丝且其中与待要编程的有缺陷的列地址相同的地址被编程。16.根据权利要求9的半导体存储器件，其中的冗余系统具有第一熔丝组和第二熔丝组，在第一熔丝组中，主熔丝和地址熔丝被烧毁，以便对有缺陷的列地址进行编程，第二熔丝组共用主熔丝且其中与待要编程的有缺陷的列地址相同的地址被编程。17.一种半导体存储器件的冗余系统，它包含具有多个并列的熔丝的熔丝群；分别对应于多个熔丝的熔丝锁存电路；对应于熔丝群中多个地址熔丝的多个地址信号布线；以及对应于地址信号布线的地址信号被馈送到其中的多个地址比较电路，其中地址信号布线和地址比较电路中的至少一个，被排列到相对于熔丝群排列有熔丝锁存电路的那一侧的反侧。18.一种半导体存储器件的冗余系统，它包含具有多个并列的熔丝的第一熔丝群；沿相同于第一熔丝群的方向，以预定的间距排列在第一熔丝群相反的位置处，并具有多个并列的熔丝的第二熔丝群；对应于第一和第二熔丝群中的多个地址熔丝的多个地址信号布线；以及对应于地址信号布线的地址信号被馈送到其中的地址比较电路，其中地址信号布线和地址比较电路中的至少一个，被排列到第一和第二并列熔丝群之一的行的外部。19.根据权利要求17的半导体存储器件的冗余系统，其中就被排列到相对于熔丝群...

【专利技术属性】
技术研发人员：加藤大辅，渡边阳二，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]