半导体存储器件及其制作方法技术

本发明专利技术提供一种半导体存储器件及其制作方法，于半导体衬底上形成有源区、垂直交错的字线以及鳍状的位线、第一绝缘层及第二绝缘层，位线间填充有隔离材料；定义多个沿字线方向且经过有源区的条形区域并刻蚀形成接触窗；于第一绝缘层及第二绝缘层形成缺口，且相邻的两个条形区域内的位线上的缺口方向为沿字线方向互为相反朝向；于接触窗及缺口内填充导电材料并平坦化；沉积绝缘材料，并于对应于缺口及与部分接触窗区域打开电容器的接触垫窗口。本发明专利技术通过光刻与等离子蚀刻工艺制作自对准三维接触垫结构，使字线位线数组与电容器数组接合，可在不增加重新布线层的情况之下实现六方最密堆积电容器数组与四方字线位线数组的连接接触。

Semiconductor memory device and method of manufacturing the same

The present invention provides a semiconductor memory device and manufacturing method thereof, forming an active region on the semiconductor substrate, the word line and the vertical staggered fin bit line, a first insulating layer and the two insulating layer, isolation material is filled between the bit line; defining a plurality of word lines along the direction and through the source area of the strip region and etching the formation of the contact window; on the first insulating layer and the two insulating layer to form a gap, the gap direction of bit line two bar area and adjacent in the word line direction along the opposite direction; in the contact window and the gap filled with conductive material and planarization; depositing an insulating material, contact pad window and corresponding to the gap and the window open contact area and a part of the capacitor. The present invention by lithography and plasma etching fabrication of self-aligned contact pad 3D structure, the word line and bit line junction array capacitor array, can not increase in the re wiring layer under connect contact six close packed capacitor array and four word line bit line array.

【技术实现步骤摘要】
半导体存储器件及其制作方法
本专利技术属于集成电路制造
，特别是涉及一种可以不增加重新布线层而实现四方数组与六方数组接触的半导体存储器件及其制作方法。
技术介绍
动态随机存储器(DynamicRandomAccessMemory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器10和晶体管11；晶体管11的栅极与字线13相连、漏极与位线12相连、源极与电容器10相连；字线13上的电压信号能够控制晶体管11的打开或关闭，进而通过位线12读取存储在电容器10中的数据信息，或者通过位线12将数据信息写入到电容器10中进行存储，如图1所示。现有的一种存储器数组的布局如图2所示，其字线及位线呈四方形交错排布，具体包括：半导体衬底，所述半导体衬底上具有：呈带状形成于所述半导体衬底中的多个有源区101，间隔排列与所述有源区101交错的多条沟槽状的晶体管字线102，且每个有源区101对应设置两条晶体管字线102；呈直线与所述多条晶体管字线102垂直交错的多条鳍状的位线103，且每条位线103经过所述两条晶体管字线102之间的有源区101，以及隔离各有源区的浅沟槽隔离结构104。所述位线103与有源区的交错区域为位线接触点105。集成电路制造工艺领域中，随着电子器件尺寸缩小，最小线宽特征已缩小至20纳米以下。然而，20纳米以下电容数组设计以六方最密堆积为最佳几何选择，与现有的字线位线交错数组的四方形数组不同，现有的四方字线位线数组上制作六方堆积电容数组的有效方法为先在四方字线位线数组上制作适用于六方堆积电容的重新布线层(Re-DistributionLayer,RDL)，然后于该重新布线层上制作出六方堆积的电容数组。这种制作方法会大大增加存储器的工艺复杂性及成本。基于以上原因，提供一种可以不增加重新布线层而实现四方数组与六方数组接触的半导体存储器件及其制作方法实属必要。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种半导体存储器件及其制作方法，用于解决现有技术中四方字线位线数组与六方堆积电容数组的对接困难问题。为实现上述目的及其他相关目的，本专利技术提供一种半导体存储器件的制作方法，包括步骤：步骤1)，提供一半导体衬底，所述半导体衬底上形成有有源区、字线以及鳍状的位线，相邻的至少两个所述字线及其中至少一所述位线交错排列，所述位线上具有第一绝缘层以及包覆所述位线及所述第一绝缘层的第二绝缘层，所述位线之间填充有隔离材料；步骤2)，定义相邻的至少两个沿所述字线方向且经过所述有源区的条形区域，去除所述条形区域内的所述隔离材料形成接触窗；步骤3)，于所述条形区域内去除所述位线上部分的所述第一绝缘层及所述第二绝缘层形成第一缺口与第二缺口，且所述第一缺口与所述第二缺口反向偏移地配置在所述位线上且分别邻近两个相邻的所述接触窗，且所述第一缺口与所述第二缺口的缺口方向为沿对应所述字线方向互为相反朝向；步骤4)，于所述接触窗、所述第一缺口及所述第二缺口内填充导电材料并平坦化；以及步骤5)，沉积绝缘材料，并于对应于所述第一缺口及与其相连的所述接触窗内的导电材料与所述第二缺口及与其相连的所述接触窗內的导电材料打开电容器接触垫窗口，所述接触垫窗口呈六方阵列排布。优选地，步骤2)包括：步骤2-1)，于所述半导体衬底上形成硬掩膜及对准所述字线的图形掩膜，在相邻的所述图形掩膜之间具有相邻的至少两个沿所述字线方向且经过所述有源区的条形窗口；以及步骤2-2)，基于所述图形掩膜刻蚀所述硬掩膜及在所述条形窗口内所述隔离材料至所述半导体衬底表面，同时刻蚀去除于所述条形区域内所述位线顶部的第二绝缘层以及部分的所述第一绝缘层，其中，所述刻蚀中对所述隔离材料的第一刻蚀速率大于对所述第一绝缘层及所述第二绝缘层的第二刻蚀速率。优选地，步骤3)包括：步骤3-1)，于所述半导体衬底上涂布聚合物层，所述聚合物层高于所述位线；步骤3-2)，于所述聚合物层制作图形掩膜，所述图形掩膜于所述条形区域内的所述位线上部分的所述第一绝缘层及第二绝缘层区域具有尺寸相同的窗口，且相邻的两个条形区域内的所述窗口具有沿对应所述字线方向相反方向的偏移；步骤3-3)，基于所述图形掩膜刻蚀所述聚合物层、所述第一绝缘层及所述第二绝缘层形成所述第一缺口与所述第二缺口；以及步骤3-4)，采用等离子体剥除工艺去除所述图形掩膜及所述聚合物层。优选地，步骤4)包括：步骤4-1)，采用原子层沉积工艺或等离子蒸发沉积工艺于所述第一缺口及与其相连的所述接触窗内与所述第二缺口及与其相连的所述接触窗内填充导电材料，所述导电材料高于所述第一绝缘层的顶部；以及步骤4-2)，采用化学机械研磨工艺或离子蚀刻工艺对所述导电材料进行平坦化处理，平坦化后所述导电材料的上表面与所述第一绝缘层的顶面及所述第二绝缘层的顶缘处于同一平面。优选地，任一所述第一缺口与所述第二缺口的宽度占所述第一绝缘层及所述第二绝缘层的总宽度比为0.2:1～0.8:1。优选地，所述制作方法进一步包括：于所述接触垫窗口上制作电容器，所述电容器呈六方阵列排布。本专利技术还提供一种半导体存储器件，包括：半导体衬底，所述半导体衬底上形成有有源区、字线以及鳍状的位线，相邻的至少两个所述字线及其中至少一所述位线交错排列，所述位线上具有第一绝缘层以及位于所述位线及所述第一绝缘层侧壁的第二绝缘层，所述位线之间在对应于所述字线的区域填充有隔离材料；多个条形区域，沿所述字线方向且经过所述有源区排布，所述条形区域内的隔离材料被去除形成接触窗，所述条形区域内所述位线上的部分所述第一绝缘层及所述第二绝缘层被去除形成第一缺口与第二缺口，所述第一缺口与所述第二缺口反向偏移地配置在所述位线上且分别邻近两个相邻的所述接触窗，且所述第一缺口与所述第二缺口的缺口方向为沿对应所述字线方向互为相反朝向；导电材料，填充于所述第一缺口及与其相连的所述接触窗内与所述第二缺口及与其相连的所述接触窗内；以及绝缘材料，覆盖于所述导电材料、第一绝缘层及第二绝缘层，所述绝缘材料对应于所述导电材料打开有电容器的接触垫窗口，所述接触垫窗口呈六方阵列排布。优选地，任一所述第一缺口与所述第二缺口的宽度占所述第一绝缘层及第二绝缘层的总宽度比为0.2:1～0.8:1。优选地，所述条形区域内的所述第一缺口与所述第二缺口为相同尺寸。优选地，所述导电材料包括由钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅所构成群组中的其中一种或两种以上组成的复合层，其电阻率为2×10-8Ωm～1×102Ωm。优选地，所述接触垫窗口上制作有电容器，所述电容器呈六方阵列排布。如上所述，本专利技术的半导体存储器件及其制作方法，具有以下有益效果：本专利技术通过光刻与等离子蚀刻工艺制作自对准三维接触垫结构，使字线位线数组与电容器数组接合，可在不增加重新布线层的情况之下实现六方最密堆积电容器数组与四方字线位线数组的连接接触。本专利技术工艺及结构简单，有利于降低存储器的制造成本，在集成电路设计制造领域具有广泛的应用前景。附图说明图1显示为动态随机存储器的单元结构示意图。图2显示为传统的存储器数组的布局示意图。图3a～图10c显示为本专利技术的半导体存储器件的制作方法各步骤所呈现的结构示意图。元件标号说明201有本文档来自技高网...

【技术保护点】
一种半导体存储器件的制作方法，其特征在于，包括步骤：步骤1)，提供一半导体衬底，所述半导体衬底上形成有有源区、字线以及鳍状的位线，相邻的至少两个所述字线及其中至少一所述位线交错排列，所述位线上具有第一绝缘层以及包覆所述位线及所述第一绝缘层的第二绝缘层，所述位线之间填充有隔离材料；步骤2)，定义相邻的至少两个沿所述字线方向且经过所述有源区的条形区域，去除所述条形区域内的所述隔离材料形成接触窗；步骤3)，于所述条形区域内去除所述位线上部分的所述第一绝缘层及所述第二绝缘层形成第一缺口与第二缺口，且所述第一缺口与所述第二缺口反向偏移地配置在所述位线上且分别邻近两个相邻的所述接触窗，且所述第一缺口与所述第二缺口的缺口方向为沿对应所述字线方向互为相反朝向；步骤4)，于所述接触窗、所述第一缺口及所述第二缺口内填充导电材料并平坦化；以及步骤5)，沉积绝缘材料，并于对应于所述第一缺口及与其相连的所述接触窗内的导电材料与所述第二缺口及与其相连的所述接触窗內的导电材料打开电容器接触垫窗口，所述接触垫窗口呈六方阵列排布。

【技术特征摘要】
1.一种半导体存储器件的制作方法，其特征在于，包括步骤：步骤1)，提供一半导体衬底，所述半导体衬底上形成有有源区、字线以及鳍状的位线，相邻的至少两个所述字线及其中至少一所述位线交错排列，所述位线上具有第一绝缘层以及包覆所述位线及所述第一绝缘层的第二绝缘层，所述位线之间填充有隔离材料；步骤2)，定义相邻的至少两个沿所述字线方向且经过所述有源区的条形区域，去除所述条形区域内的所述隔离材料形成接触窗；步骤3)，于所述条形区域内去除所述位线上部分的所述第一绝缘层及所述第二绝缘层形成第一缺口与第二缺口，且所述第一缺口与所述第二缺口反向偏移地配置在所述位线上且分别邻近两个相邻的所述接触窗，且所述第一缺口与所述第二缺口的缺口方向为沿对应所述字线方向互为相反朝向；步骤4)，于所述接触窗、所述第一缺口及所述第二缺口内填充导电材料并平坦化；以及步骤5)，沉积绝缘材料，并于对应于所述第一缺口及与其相连的所述接触窗内的导电材料与所述第二缺口及与其相连的所述接触窗內的导电材料打开电容器接触垫窗口，所述接触垫窗口呈六方阵列排布。2.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：步骤2)包括：步骤2-1)，于所述半导体衬底上形成硬掩膜及对准所述字线的图形掩膜，在相邻的所述图形掩膜之间具有至少一沿所述字线方向且经过所述有源区的条形窗口；以及步骤2-2)，基于所述图形掩膜刻蚀所述硬掩膜及在所述条形窗口内所述隔离材料至所述半导体衬底表面，同时刻蚀去除于所述条形区域内所述位线顶部的第二绝缘层以及部分的所述第一绝缘层，其中，所述刻蚀中对所述隔离材料的第一刻蚀速率大于对所述第一绝缘层及所述第二绝缘层的第二刻蚀速率。3.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：步骤3)包括：步骤3-1)，于所述半导体衬底上涂布聚合物层，所述聚合物层高于所述位线；步骤3-2)，于所述聚合物层制作图形掩膜，所述图形掩膜于所述条形区域内的所述位线上部分的所述第一绝缘层及第二绝缘层区域具有尺寸相同的窗口，且相邻的两个条形区域内的所述窗口具有沿对应所述字线方向相反方向的偏移；步骤3-3)，基于所述图形掩膜刻蚀所述聚合物层、所述第一绝缘层及所述第二绝缘层形成所述第一缺口与所述第二缺口；以及步骤3-4)，采用等离子体剥除工艺去除所述图形掩膜及所述聚合物层。4.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：步骤4)包括：步骤4-1)，采用原子层沉积工艺...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：合肥智聚集成电路有限公司，
类型：发明
国别省市：安徽,34