半导体存储器件制造技术

一种半导体存储器件包括：第一存储体和第二存储体；地址计数器单元，包括第一地址计数器和第二地址计数器，第一地址计数器适用于输出与第一存储体相对应的第一计数地址信号，第二地址计数器适用于输出与第二存储体相对应的第二计数地址信号；第一输出控制单元，适用于在数据输入操作期间响应于第一计数地址信号而产生第一列地址信号，以及在数据输出操作期间响应于第二计数地址信号而产生第一列地址信号；以及第二输出控制单元，在数据输入操作和数据输出操作期间响应于第二计数地址信号而产生第二列地址信号。

【技术实现步骤摘要】
半导体存储器件相关申请的交叉引用本申请要求于2015年11月27日提交的申请号为10-2015-0167748的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
本专利技术的各种实施例总体而言涉及一种电子器件，更具体地，涉及一种半导体存储器件。
技术介绍
半导体存储器件可以分为易失性存储器件和非易失性存储器件。虽然非易失性存储器件以比易失性存储器件相对低的写入速度和读取速度操作，但是他们无论上电/断电条件如何都保持他们储存的数据。因此，非易失性存储器件用来储存即便在没有电源的情况下仍需要维持的数据。非易失性存储器的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。快闪存储器被广泛使用，且可以分为NOR型存储器或NAND型存储器。快闪存储器享有RAM器件和ROM器件的优点。例如，与RAM类似地，可以对快闪存储器自由地进行编程和擦除。此外，类似于ROM，快闪存储器即便在它们未被供电时仍可以保持储存的数据。快闪存储器已经广泛用作便携式电子设备(诸如移动电话、数字相机、个人数字助理(PDA)以及MP3播放器)的储存介质。
技术实现思路
各个实施针对一种能够降低数据输出操作期间的功耗的半导体存储器件。根据一个实施例，一种半导体存储器件可以包括：第一存储体和第二存储体；地址计数器单元，包括第一地址计数器和第二地址计数器，第一地址计数器适用于输出与第一存储体相对应的第一计数地址信号，第二地址计数器适用于输出与第二存储体相对应的第二计数地址信号；第一输出控制单元，适用于在数据输入操作期间响应于第一计数地址信号而产生第一列地址信号，以及在数据输出操作期间响应于第二计数地址信号而产生第一列地址信号；以及第二输出控制单元，在数据输入操作和数据输出操作期间响应于第二计数地址信号而产生第二列地址信号。根据一个实施例，一种半导体存储器件可以包括：存储单元阵列，包括第一存储体和第二存储体；页缓冲器电路，适用于读取储存在第一存储体和第二存储体中的数据并暂时储存所述数据，以及响应于列选择信号而将所述数据传送给数据线；数据输出电路，感测传送给数据线的数据并储存所述数据，以及响应于管道锁存器输出信号而将所述数据传送给输入/输出线；以及逻辑电路，包括分别与第一存储体和第二存储体相对应的第一地址计数器和第二地址计数器，并且适用于在数据输出操作期间基于从第二地址计数器接收到的信号而产生列选择信号。附图说明图1是图示根据本专利技术的一个实施例的半导体存储器件的框图。图2是图示图1中所示的半导体存储器件的第一页缓冲器单元的示例性配置的电路图。图3是图示图1中所示的半导体存储器件的数据输出电路的示例性配置的框图。图4是图示图1中所示的半导体存储器件的逻辑电路的示例性配置的框图。图5是图示图4中所示的逻辑电路的数据路径逻辑单元的示例性配置的框图。图6是图示图4中所示的逻辑电路的第一输出控制单元的示例性配置的框图。图7是图示图4中所示的逻辑电路的管道锁存器控制电路的示例性配置的框图。图8是图示根据本专利技术的一个实施例的半导体存储器件的数据输出方法的信号波形图。图9是图示根据本专利技术的一个实施例的半导体存储器件的数据输出方法的信号波形图。图10是图示根据本专利技术的一个实施例的包括图1中所示半导体存储器件的存储系统的框图。图11是图示根据本专利技术的一个实施例的、图10中所示的存储系统的应用的框图。图12是图示根据本专利技术的一个实施例的包括图11中所示的存储系统的计算系统的框图。具体实施方式在下文中，将参照附图详细描述本专利技术的各个示例性的实施例。在附图中，可能为了图示的方便而夸大了组件的尺寸。在下面的描述中，为了简单和简洁，可以省略对众所周知的和/或相关的功能、结构和组成的详细说明。相同的附图标记在说明书和附图中始终指代相同的元件。还要注意的是，在此说明书中，“连接/耦接”不仅指一个组件直接耦接另一组件，还指一个组件经由中间组件间接耦接另一组件。此外，说明书中使用的“包括/包含”或“包括有/包含有”表示存在或添加了一个或多个组件、步骤、操作和元件。现在，参见图1，提供了图示根据本专利技术的一个实施例的半导体存储器件100的框图。根据图1，半导体存储器件100可以包括存储单元阵列110、页缓冲器电路120、数据输出电路130、输入/输出IO焊盘单元140、外围电路150和逻辑电路160。存储单元阵列110可以包括第一存储体B0和第二存储体B1。包括第一存储体B0和第二存储体B1的存储单元阵列110可以被认定为单个存储平面PLANE。第一存储体B0和第二存储体B1中的每个可以包括多个存储块(未示出)。多个存储块中的每个可以包括多个页，每个页经由字线WL耦接至外围电路150。因此，外围电路150可以经由多个字线电耦接至存储单元阵列110的各个页。此外，多个存储块可以经由各个位线BL耦接至缓冲器电路120。多个存储块中的每个可以包括多个存储串。多个存储串中的每个可以包括串联耦接在位线与源极线之间的漏极选择晶体管、多个存储单元以及源极选择晶体管。根据一个实施例，多个存储单元可以是非易失性存储单元，诸如快闪存储单元。多个存储单元可以是电荷俘获存储单元。页缓冲器电路120可以包括第一页缓冲器单元121和第二页缓冲器单元122。第一页缓冲器单元121可以对应于第一存储体B0，而第二页缓冲器单元122可以对应于第二存储体B1。第一页缓冲器单元121和第二页缓冲器单元122中的每个可以包括多个页缓冲器(未示出)。多个页缓冲器中的每个可以耦接至存储单元阵列110的多个位线BL中的各个位线。多个页缓冲器可以暂时地储存要储存在选中的存储单元中的数据。多个页缓冲器也可以读取储存在选中存储单元中的数据，并暂时的储存所读取的数据。多个页缓冲器中的每个可以在数据输出操作期间响应于列选择信号CS而将暂时储存在其中的数据输出给从多个数据线DL之中选择的各个数据线。数据输出电路130可以执行在页缓冲器电路120与IO焊盘单元140之间的数据输出操作。数据输出电路130可以包括用于感测从页缓冲器电路120接收到的数据的感测电路，并且将感测到的数据传送给IO焊盘单元140。数据输出电路130还可以包括管道锁存器电路，管道锁存器电路用于暂时储存通过感测电路而感测到的数据。数据输出电路130也可以输出暂时储存在管道锁存器中的数据。下面将更详细地进一步描述感测电路和管道锁存器电路。IO焊盘单元140可以包括耦接至半导体存储器件100的外部的一个或多个焊盘PAD。可以使用任何合适的IO焊盘。外围电路150可以包括在从存储单元读取数据或将数据储存在存储单元中时与页缓冲器电路120协同操作的任何合适的电路。例如，外围电路150可以包括电压发生器和行解码器。电压发生器可以在包括例如编程操作和读取操作的常规操作期间产生要施加给存储单元的操作电压。行解码器可以基于从外部设备接收到的行地址而将通过电压发生器而产生的操作电压传送给存储单元。逻辑电路160可以输出控制信号CS来控制页缓冲器电路12本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：第一存储体和第二存储体；地址计数器单元，包括：第一地址计数器，适用于输出与第一存储体相对应的第一计数地址信号；以及第二地址计数器，适用于输出与第二存储体相对应的第二计数地址信号；第一输出控制单元，适用于在数据输入操作期间响应于第一计数地址信号而产生第一列地址信号，以及在数据输出操作期间响应于第二计数地址信号而产生第一列地址信号；以及第二输出控制单元，适用于在数据输入操作和数据输出操作期间响应于第二计数地址信号而产生第二列地址信号。

【技术特征摘要】
2015.11.27 KR 10-2015-01677481.一种半导体存储器件，包括：第一存储体和第二存储体；地址计数器单元，包括：第一地址计数器，适用于输出与第一存储体相对应的第一计数地址信号；以及第二地址计数器，适用于输出与第二存储体相对应的第二计数地址信号；第一输出控制单元，适用于在数据输入操作期间响应于第一计数地址信号而产生第一列地址信号，以及在数据输出操作期间响应于第二计数地址信号而产生第一列地址信号；以及第二输出控制单元，适用于在数据输入操作和数据输出操作期间响应于第二计数地址信号而产生第二列地址信号。2.根据权利要求1所述的半导体存储器件，其中，第一地址计数器在数据输入操作期间输出第一计数地址信号，而在数据输出操作期间被禁止，以及其中，第二地址计数器在数据输入操作和数据输出操作期间输出第二计数地址信号。3.根据权利要求1所述的半导体存储器件，还包括：列选择信号发生单元，适用于响应于第一列地址信号和第二列地址信号而产生列选择信号；以及管道锁存器控制电路，适用于在数据输出操作期间产生管道锁存器输出信号。4.根据权利要求3所述的半导体存储器件，还包括：第一页缓冲器单元和第二页缓冲器单元，分别与第一存储体和第二存储体相对应；以及数据输出电路，适用于接收储存在第一页缓冲器单元和第二页缓冲器单元中的数据，并将数据输出给输入/输出线，其中，第一页缓冲器单元和第二页缓冲器单元分别读取储存在第一存储体和第二存储体中的数据，并且储存数据。5.根据权利要求4所述的半导体存储器件，其中，第一页缓冲器单元和第二页缓冲器单元响应于列选择信号而将数据传送给数据输出电路。6.根据权利要求4所述的半导体存储器件，其中，数据输出电路包括多个管道锁存器，以及其中，多个管道锁存器响应于管道锁存器输出信号而将数据输出给输入/输出线。7.根据权利要求1所述的半导体存储器件，还包括：数据路径逻辑单元，适用于响应于数据路径使能信号而产生第一源时钟和第二源时钟，其中，第一地址计数器基于第一源时钟而产生第一计数地址信号，而第二地址计数器基于第二源时钟而产生第二计数地址信号。8.根据权利要求7所述的半导体存储器件，其中，数据路径逻辑单元在数据输出操作期间响应于数据输出使能信号而将第一源时钟维持为逻辑高电平并输出。9.一种半导体存储器件，包括：存储单元阵列，包括第一存储体和第二存储体；页缓冲器电路，适用于读取储存在第一存储体和第二存储体中的数据并暂时储存数据，以及响应于列选择信号而将数据传送给数据线；数据输出电路，感测传送给数据线的数据并储存数据，以及响应于管道锁存器输出信号而将数据传送给输入/输出线；以及逻辑电路，包括分别与第一存储体和第二存储体相对应的第一地址计数器和第二地址计数器，并且适用于在数据输出操作期间基于从第二地址计数器接收到的信号而产生列选择信号。10.根据权利要求9所述的半导体存储器件，其中，数据输出电路还包括：感测电路，适用于感测传送给数据线的数据；以及管道锁存器电路，适用于储存所感测的数据，并且响应于管道锁存器输出信号而将储存的数据传送给输入/输出线。11...

【专利技术属性】
技术研发人员：蔡炅敏，金珉秀，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR