地址译码方法及使用该方法的半导体存储器件技术
【技术实现步骤摘要】
地址译码方法及使用该方法的半导体存储器件相关申请的交叉引用本申请要求2011年11月8日向韩国知识产权局提交的韩国专利申请No.10-2011-0116135的优先权，其全部内容通过引用合并于此。
技术介绍
半导体存储器件根据操作模式来储存数据或输出储存的数据。例如，当诸如中央处理单元(CPU)的外部设备请求数据时，半导体存储器件执行读取操作或者执行写入操作，所述读取操作为输出与上述请求数据的外部设备所输入的地址相对应的数据，所述写入操作为将外部设备所提供的数据储存到对应于上述地址的位置。利用地址路径来执行读取操作和写入操作。地址路径包括行地址路径和列地址路径，在通过行地址选中字线之后由感测放大器在所述行地址路径感测并放大储存在存储器单元中的数据，在所述列地址路径通过列地址来选中多个输出使能信号Yi<n>中的一个。与列地址路径有关的操作(下文中，称作“列操作”)由包括列译码器的列路径电路来控制。列路径电路用于将列地址译码、选择性地将输出使能信号Yi<n>中的一个使能、并将加载到被使能的输出使能信号Yi<n>所选中的位线上的数据传送到输...
【技术保护点】
一种半导体存储器件，包括：选通时钟发生器，所述选通时钟发生器被配置为响应于读取信号或写入信号而产生选通时钟信号，所述选通时钟信号具有根据被选择性使能的多个测试模式信号而受控的延迟时间；内部地址发生器，所述内部地址发生器被配置为响应于所述选通时钟信号的第一电平来锁存地址，并通过响应于所述选通时钟信号的第二电平将所述地址译码来产生内部地址；以及输出使能信号发生器，所述输出使能信号发生器被配置为将所述内部地址译码并产生被选择性使能的输出使能信号。
【技术特征摘要】
2011.11.08 KR 10-2011-01161351.一种半导体存储器件，包括：选通时钟发生器，所述选通时钟发生器被配置为响应于读取信号或写入信号而产生选通时钟信号，所述选通时钟信号具有根据被选择性使能的多个测试模式信号而受控的延迟时间；内部地址发生器，所述内部地址发生器被配置为响应于所述选通时钟信号的第一电平来锁存地址，并通过响应于所述选通时钟信号的第二电平将所述地址译码来产生内部地址；以及输出使能信号发生器，所述输出使能信号发生器被配置为将所述内部地址译码并产生被选择性使能的输出使能信号。2.如权利要求1所述的半导体存储器件，其中，所述读取信号在所述半导体存储器件执行读取操作时被使能，所述写入信号在所述半导体存储器件执行写入操作时被使能。3.如权利要求1所述的半导体存储器件，其中，所述多个测试模式信号在测试模式下被选择性使能，或根据熔丝是否切断被选择性使能。4.如权利要求1所述的半导体存储器件，其中，所述选通时钟发生器包括：延迟信号发生单元，所述延迟信号发生单元被配置为将所述读取信号或写入信号缓冲，并产生多个延迟信号；以及选通时钟输出单元，所述选通时钟输出单元被配置为响应于所述多个测试模式信号而缓冲所述多个延迟信号中的一个或多个并将缓冲的信号输出作为所述选通时钟信号。5.如权利要求4所述的半导体存储器件，其中，如果所述多个延迟信号包括第一延迟信号、第二延迟信号和第三延迟信号，则所述第三延迟信号比所述第二延迟信号具有更大的延迟时间，所述第二延迟信号比所述第一延迟信号具有更大的延迟时间。6.如权利要求4所述的半导体存储器件，其中，所述延迟信号发生单元包括：第一延迟信号发生部，所述第一延迟信号发生部被配置为将所述读取信号或所述写入信号延迟预定时段并产生第一延迟信号；第二延迟信号发生部，所述第二延迟信号发生部被配置为将所述第一延迟信号延迟预定时段并产生第二延迟信号；以及第三延迟信号发生部，所述第三延迟信号发生部被配置为将所述第二延迟信号延迟预定时段并产生第三延迟信号。7.如权利要求1所述的半导体存储器件，其中，所述内部地址发生器包括：第一内部地址发生单元，所述第一内部地址发生单元被配置为将第一地址和第二地址译码并产生第一内部地址；以及第二内部地址发生单元，所述第二内部地址发生单元被配置为将第三地址至第五地址译码并产生第二内部地址。8.如权利要求7所述的半导体存储器件，其中，所述第一内部地址发生单元包括：第一输入译码器，所述第一输入译码器被配置为将所述第一地址和所述第二地...
【专利技术属性】
技术研发人员：秋新镐，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：
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