半导体集成电路的信号传输方法技术

本发明专利技术提供一种半导体集成电路的信号传输方法。所述半导体集成电路包括：多个半导体芯片，所述多个半导体芯片被层叠成多层结构；每个半导体芯片中的校正电路，所述校正电路被配置为将与芯片在层叠中的位置相对应的延迟时间反映到输入信号中，以输出至每个半导体芯片；以及多个穿通芯片通孔，所述多个穿通芯片通孔垂直地穿通所述半导体芯片中的每个而形成，且被配置为将输入信号传送至半导体芯片。

Signal transmission method for semiconductor integrated circuit

The invention provides a signal transmission method of semiconductor integrated circuit. The semiconductor integrated circuit includes a plurality of semiconductor chips, wherein a plurality of semiconductor chips are stacked into a multilayer structure; each correction circuit in the semiconductor chip, the correction circuit is configured to reflect the delay time corresponding position and in the chip stack to the input signal, the output to each semiconductor chip; and a plurality of through the chip hole, wherein a plurality of through holes in each vertical chip through the semiconductor chip is formed, and are configured as input signals to the semiconductor chip.

【技术实现步骤摘要】
本申请是申请日为2012年01月09日、申请号为201210004209.6、专利技术名称为“半导体集成电路及其信号传输方法”的中国专利申请的分案申请。相关申请的交叉引用本申请要求2011年7月21日提交的韩国专利申请No.10-2011-0072456的优先权，其全部内容以引用的方式并入本文中。
本专利技术的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种具有多层结构的半导体集成电路及其信号传输方法。
技术介绍
一般而言，半导体集成电路的封装技术具有小型化和安装可靠性方面的特征。层叠封装可以具有高性能和小电路尺寸的特征。在半导体工业中，“层叠”的意思是垂直地层叠至少两个或更多个半导体芯片或封装。当将层叠封装用于半导体存储装置中时，半导体存储装置的存储容量可以是不实施层叠封装的半导体存储装置的存储容量的两倍或更多倍。此外，层叠封装不仅增加存储容量，而且还更有效地使用安装面积。此外，层叠封装具有更高的封装密度。可以通过以下方法制造层叠封装。首先，可以将个体的半导体芯片层叠，然后进行封装。其次，可以将已封装的个体半导体芯片层叠。经由金属性连线或穿通硅通孔(TSV)来将层叠式半导体封装中的个体的半导体芯片电耦接。使用TSV的层叠封装具有如下结构：半导体芯片之间的物理耦接和电耦接通过形成在各个半导体芯片中的TSV来垂直地实现。作为参考，使用各种方法来形成TSV，所述方法诸如首先通孔工艺(viafirstprocess)、最后通孔工艺(vialastprocess)、背面最后通孔工艺(vialastfrombacksideprocess)等等。图1A至图1G示出一种形成TSV的方法。在以下描述中，将以中途通孔工艺(viamiddleprocess)为例来进行说明。中途通孔工艺是指，在有源层中形成了电路的一部分的状态下形成TSV。参见图1A，在晶片衬底102上形成有源层104和晶体管106。参见图1B，对有源层104和晶片衬底102进行刻蚀以形成具有指定深度的凹槽，并用诸如金属(例如，铜)的导电材料来填充凹槽以提供TSV108的基座。参见图1C，在有源层104上形成层间电介质层110，且在层间电介质层110中形成金属线112。金属线112与TSV108和晶体管106电耦接。在TSV108上方的金属线上形成TSV焊盘114，TSV焊盘114将用于电耦接TSV108。参见图1D，当形成TSV焊盘114时，形成凸块116且凸块116与TSV焊盘114电耦接。凸块116是将TSV108与形成在层叠的另一个半导体芯片中的TSV电耦接的部件。随后在层间电介质层110之上形成载体118。载体118是在晶片薄化工艺(waferthinningprocess)(图1E所示)期间固定晶片的部件，执行所述晶片薄化工艺是为了暴露出TSV108的一个端部。参见图1E，执行晶片薄化工艺以暴露出TSV108的端部中的一个。在已被晶片薄化工艺暴露出来的TSV108的暴露的端部处形成凸块120。接着，参见图1F，去除载体118。因此，制造出用于层叠的半导体芯片100A，且在半导体芯片100A的顶部和底部设置了凸块116和120。参见图1G，层叠半导体芯片100A和100B，且经由与TSV连接的凸块而使半导体芯片100A和100B彼此电耦接。在下文，将描述经过多个垂直层叠的半导体芯片(在下文，称为“半导体集成电路”)的信号传输路径。图2是半导体集成电路的侧视图，图2示出施加给半导体集成电路的信号如何经由TSV传送至各个半导体芯片。图2的半导体集成电路中的各个半导体芯片和TSV可以类似于图1A至图1G予以说明。然而，出于图示的目的，示意性地示出各个半导体芯片和TSV。参见图2，信号SIG通过设置在第一半导体芯片CHIP1中的缓冲器BUF而被缓冲成内部信号SIG1，且在被施加至第一半导体芯片CHIP1的同时被传送至TSVTSV1。此外，从TSVTSV1传送来的信号SIG2在被施加至第二半导体芯片CHIP2的同时被传送至TSVTSV2。此外，从TSVTSV2传送来的信号SIG3在被施加至第三半导体芯片CHIP3的同时被传送至TSVTSV3。此外，从TSVTSV3传送来的信号SIG4被施加至第四半导体芯片CHIP4。在传送各个信号SIG、SIG1、SIG2、SIG3和SIG4时，因设置在第一半导体芯片CHIP1中的缓冲器BUF造成的延迟时间可以由“tDbuf”表示，因TSVTSV1、TSV2和TSV3中的每个造成的延迟时间可以由“tDtsv”表示。参见图3，施加至第一半导体芯片CHIP1的信号SIG1比信号SIG延迟“tDbuf”，施加至第二半导体芯片CHIP2的信号SIG2比信号SIG延迟“tDbuf+tDtsv”，施加至第三半导体芯片CHIP3的信号SIG3比信号SIG延迟“tDbuf+(tDtsv*2)”，施加至第四半导体芯片CHIP4的信号SIG4比信号SIG延迟“tDbuf+(tDtsv*3)”。简言之，信号SIG1、SIG2、SIG3和SIG4各自根据信号传输所经过的TSV的数目而递增地延迟。由于因TSVTSV1、TSV2和TSV3造成的延迟，可能会发生歪斜(skew)。由TSVTSV1、TSV2和TSV3导致的信号延迟是因为TSVTSV1、TSV2和TSV3以及TSV的凸块所形成的寄生电阻和寄生电容(R*C)而造成的。由信号延迟造成的歪斜限制了高速操作。
技术实现思路
本专利技术的实施例涉及一种能够使多个层叠的半导体芯片之间的歪斜减小的半导体集成电路及其信号传输方法。根据本专利技术的一个实施例，一种半导体集成电路包括：多个半导体芯片，所述多个半导体芯片被层叠成多层结构；每个半导体芯片中的校正电路，被配置为将与芯片在层叠中的位置相对应的延迟时间反映到输入信号中以输出至每个半导体芯片；以及多个穿通芯片通孔，所述多个穿通芯片通孔垂直地穿通半导体芯片中的每个而形成，且被配置为将输入信号传送至半导体芯片。根据本专利技术的另一个实施例，一种半导体集成电路包括：多个第二半导体芯片，所述多个第二半导体芯片顺序地层叠在第一半导体芯片之上；第一半导体芯片，被配置为将外部输入信号传送至第二半导体芯片；第一半导体芯片中的校正电路，被配置为将与芯片在层叠中的位置相对应的延迟时间反映到外部输入信号中，以输出至第一半导体芯片；第二半导体芯片中的每个中的校正电路，被配置为将与芯片在层叠中的位置相对应的延迟时间反映到输入信号中以输出至第二半导体芯片；以及多个第一穿通芯片通孔，所述多个第一穿通芯片通孔分别垂直地穿通所述多个第二半导体芯片而形成，且分别被配置为将第一半导体芯片传送来的外部输入信号作为输入信号传送至第二半导体芯片。根据本专利技术的又一个实施例，一种将外部电路施加的信号传送至多个层叠的半导体芯片的半导体集成电路的信号传输方法，包括以下步骤：在测试模式期间计算所述多个层叠的半导体芯片之间所产生的延迟时间；以及在正常模式期间将所述延迟时间反映到传送给各个半导体芯片的信号中且将所述信号输出至各个半导体芯片。附图说明图1A至图1G示出一种形成TSV的方法。图2是现有的半导体集成电路的结构图，其示出现有的半导体集成电路的信号传输方法。图3是说明图2的半导体集成电路的信号传输方法的时序本文档来自技高网...

【技术保护点】
一种将外部电路施加的信号传送至多个层叠的半导体芯片的半导体集成电路的信号传输方法，所述信号传输方法包括以下步骤：在测试模式下计算在所述多个层叠的半导体芯片之间产生的延迟时间；以及在正常模式下将所述延迟时间反映到传送至各个半导体芯片的信号中，且将所述信号输出至所述各个半导体芯片。

【技术特征摘要】
2011.07.21 KR 10-2011-00724561.一种将外部电路施加的信号传送至多个层叠的半导体芯片的半导体集成电路的信号传输方法，所述信号传输方法包括以下步骤：在测试模式下计算在所述多个层叠的半导体芯片之间产生的延迟时间；以及在正常模式下将所述延迟时间反映到传送至各个半导体芯片的信号中，且将所述信...

【专利技术属性】
技术研发人员：郑椿锡，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：韩国;KR