半导体装置的输入/输出电路和方法及具有其的系统制造方法及图纸

本发明专利技术提供一种半导体装置的输入/输出电路和输入/输出方法以及具有其的系统，所述系统包括：控制器，所述控制器能够以第一速度以及比第一速度慢的第二速度之一来工作；半导体存储装置，所述半导体存储装置以第一速度来工作；以及输入/输出装置，所述输入/输出装置连接在半导体存储装置与控制器之间，并被配置为控制所述控制器与半导体存储装置之间的信号的输入/输出，其中输入/输出装置在与半导体存储装置和以第一速度来工作的控制器之间的信号的输入/输出相对应的正常模式中工作，以及在与半导体存储装置和以第二速度来工作的控制器之间的信号的输入/输出相对应的测试模式中工作。

【技术实现步骤摘要】
本申请是申请日为2011年02月25日、申请号为201110045833.6的中国专利申请的分案申请。相关申请的交叉引用本申请根据35U.S.C.§119(a)要求于2010年10月29日向韩国知识产权局提交的韩国专利申请No.10-2010-0106862的优先权，其全部内容通过引用合并于此。
本专利技术的各个实施例涉及一种半导体装置，更具体而言，涉及一种包括输入/输出电路的半导体装置。
技术介绍
半导体装置被加载到测试设备上并执行各种测试来检测产品的正常工作及工作特性。电子系统的工作速度和计算能力逐渐地增强。相应地，对速度更高的半导体装置的需求提高了。随着半导体装置逐渐以更高的速度工作，半导体装置的工作速度已超过了测试设备可支持的极限速度。由此，经常能够想到在现有的测试设备中不能测试速度更高的半导体装置的高速工作。换言之，只能在用于测试以低速工作的半导体装置的现有测试设备(下文称之为“低速测试设备”)的可支持的极限速度来检测被制造成以高速工作的半导体装置(下文称之为“高速测试设备”)的工作特性。相应地，需要开发一种能够针对高速半导体装置的高速工作来执行操作的新型的高速测试设备。然而，对新型的高速测试设备的投入需要大量成本，这转而影响了半导体装置的制造成本和生产能力。如果可以将高速半导体装置加载到低速测试设备上并进行测试，则可以显著地降低在新型的高速测试设备上的投入的必要性，并且可以降低半导体装置的制造成本。另外，将高速半导体装置加载到低速测试设备以及高速测试设备上的能力有助于提高半导体装置的生产能力。相应地，在本领域中已经需要能够在低速测试设备以及高速测试设备上进行测试的高速半导体装置。在诸如DRAM的半导体存储装置中，在将高速半导体存储装置加载到低速测试设备上并测试高速半导体存储装置的高速工作时存在下列问题。首先，低速测试设备不能为高速半导体存储装置提供为保证高速工作所需的高速的外部时钟。所述外部时钟被输入至内部延迟锁定环(DLL)电路并用以产生用于控制数据输出时间的DLL时钟(CLK_DLL)，并且所述外部时钟被输入至内部命令发生电路并用以产生内部激活命令、读取命令和写入命令以及响应于内部命令的各种定时信号。其次，低速测试设备不能以高速向高速半导体存储装置提供数据。也就是说，不仅是低速测试设备向高速半导体存储装置所提供的外部时钟的速度低，而且低速测试设备向高速半导体存储装置输入数据的速度也低。第三，低速测试设备不能正常地接收由高速半导体存储装置以高速输出的数据。为了保证测试设备与半导体存储装置之间的数据交换，应在数据与数据选通信号(DQS)之间实现时间的匹配。通常，由于测试设备所接收的数据的逻辑值转变的速度被设置为与通过测试设备输入至半导体存储装置的外部时钟的速度相匹配，因此低速测试设备不能正常地感测以比输入至半导体存储装置的外部时钟的速度高的速度来工作的高速半导体存储装置所输出的数据的逻辑值转变。第四，低速测试设备不能正常地接收由高速半导体存储装置以高速输出的数据选通信号。正如在低速测试设备不能加载高速半导体存储装置并以高速执行测试的第三个原因中所述的，低速测试设备不能正常地感测以比输入至半导体存储装置的外部时钟的速度高的速度来工作的高速半导体存储装置所输出的数据选通信号的逻辑值转变
技术实现思路
在本专利技术的一个示例性的方面中，一种系统包括：控制器，所述控制器能够以第一速度以及比第一速度慢的第二速度之一来工作；半导体存储装置，所述半导体存储装置以第一速度来工作；以及输入/输出装置，所述输入/输出装置连接在半导体存储装置与控制器之间，并被配置为控制控制器与半导体存储装置之间的信号的输入/输出，其中输入/输出装置在正常模式和测试模式中工作，其中正常模式对应于半导体存储装置和以第一速度来工作的控制器之间的信号的输入/输出，而测试模式对应于半导体存储装置和以第二速度来工作的控制器之间的信号的输入/输出。在本专利技术的另一个示例性的方面中，一种半导体装置的输入方法包括以下步骤：将n比特的数据施加至n个输入端子，其中n是等于或大于2的整数；响应于测试使能信号而同时产生第一脉冲和第二脉冲；响应于第一脉冲和第二脉冲而接收所述n比特的数据，并且基于所述n比特的数据来产生并锁存n比特的第一输入锁存数据和n比特的第二输入锁存数据；并且响应于使能信号而将n比特的第一输入锁存数据和n比特的第二输入锁存数据施加至2n个输出线。在本专利技术的另一个示例性的方面中，一种半导体装置的输出方法包括以下步骤：基于施加至多个输入线的数据来产生第一数据组；基于施加至所述多个输入线的数据来产生与第一数据组相同的第二数据组；在第一时刻输出第一数据组的至少一部分；并且在第一时刻之后的第二时刻输出第二数据组的至少一部分。在本专利技术的另一个示例性的方面中，一种半导体装置的输出电路包括：选择信号控制单元，所述选择信号控制单元被配置为基于使能信号而输出第一选择信号作为第一输入线选择信号以及第二选择信号作为第二输入线选择信号，或者输出第一选择信号作为第二输入线选择信号以及第二选择信号作为第一输入线选择信号；第一多路复用单元，所述第一多路复用单元被配置为基于第一选择信号和第二选择信号而将施加至输入线的数据中的一半输出作为第一多路复用数据；以及第二多路复用单元，所述第二多路复用单元被配置为基于第一输入线选择信号和第二输入线选择信号而将施加至输入线的数据中的一半输出作为第二多路复用数据。在本专利技术的另一个示例性的方面中，一种半导体装置的输入/输出电路包括：输入模块，所述输入模块被配置为响应于以第一速度输入的外部数据选通信号而在正常模式中接收2n比特的输入数据并且基于2n比特的输入数据而产生2n比特的数据组，以及响应于以第二速度输入的外部数据选通信号而在测试模式中接收n比特的输入数据并且基于n比特的输入数据而产生2n比特的数据组；输出模块，所述输出模块被配置为在正常模式中以第一速度输出2n次正常输出数据，以及在测试模式中以第二速度输出n次测试输出数据；数据选通信号发生模块，所述数据选通信号发生模块被配置为在正常模式中产生以第一速度摆动的数据选通信号，以及在测试模式中产生以第二速度摆动的数据选通信号，其中n是等于或大于1的整数。附图说明包含在本说明书中且构成本说明书的一部分的附图示出了根据本专利技术的各个实施例，并且与说明书一起用来解释本专利技术的原理。图1是示出根据本专利技术的一个实施例的高速半导体装置被加载到高速测试设备本文档来自技高网...

【技术保护点】
一种半导体装置的输入方法，包括以下步骤：将n比特的数据施加至n个输入端子，其中n是等于或大于2的整数；响应于测试使能信号而同时产生第一脉冲和第二脉冲；响应于所述第一脉冲和所述第二脉冲而接收所述n比特的数据，并且基于所述n比特的数据来产生并锁存n比特的第一输入锁存数据和n比特的第二输入锁存数据；并且响应于使能信号而将所述n比特的第一输入锁存数据和所述n比特的第二输入锁存数据施加至2n个输出线。

【技术特征摘要】
2010.10.29 KR 10-2010-01068621.一种半导体装置的输入方法，包括以下步骤：
将n比特的数据施加至n个输入端子，其中n是等于或大于2的整数；
响应于测试使能信号而同时产生第一脉冲和第二脉冲；
响应于所述第一脉冲和所述第二脉冲而接收所述n比特的数据，并且基于所述n比
特的数据来产生并锁存n比特的第一输入锁存数据和n比特的第二输入锁存数据；并且
响应于使能信号而将所述n比特的第一输入锁存数据和所述n比特的第二输入锁存
数据施加至2n个输出线。
2.如权利要求1所述的输入方法，其中在所述产生并锁存n比特的第一输入锁存数据
和n比特的第二输入锁存数据的步骤中，响应于所述第一脉冲而产生并锁存所述n比特
的数据作为所述n比特的第一输入锁存数据，并且响应于所述第二脉冲而产生并锁...

【专利技术属性】
技术研发人员：金光现，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：韩国;KR