一种集成肖特基二极管的SiC MOSFET器件制造技术

本发明专利技术公开了一种集成肖特基二极管的SiC MOSFET器件，其有源区的原胞结构从下至上依次为漏极、衬底、缓冲层、漂移层、左右对称设置的两个p阱区、设置在p阱区上方相邻的n++区和p++区、从左至右依次对称设置的源极、栅极、肖特基金属、栅极和源极；源极设置在n++区和p++区上方；栅极完全覆盖在p阱区的表面部分，且栅极两端分别与其两侧的n++区和JFET区重叠；肖特基金属设置在JFET区上方。本申请提出一种集成反并联肖特基二极管的SiC MOSFET器件，其中集成的肖特基二极管在JFET区，与栅极区相邻，有效的利用了JFET区的面积，具有更高的原胞集成度和密度。同时，相比于常规的MOSFET，由于栅电容的面积减小，因此可以有效降低栅电容和输入输出电容，改进器件的开关性能。

An integrated Schottky diode SiC MOSFET device

The invention discloses a MOSFET device SiC integrated Schottky diode, the active region of the cellular structure from the bottom to the top is a drain, substrate, buffer layer, drift layer, symmetrical set of two P well area, set in the P well region above the adjacent n++ area and p++ area, from the left to the right of symmetrical source, gate Schottky metal, gate and source; source is arranged above the n++ area and p++ area; the surface portion of the gate completely covered in the P well region, and the gate overlap ends with both sides of the n++ region and JFET region; Schottky metal is arranged above the JFET region. The invention provides an integrated anti parallel Schottky diode SiC MOSFET device, wherein the integrated Schottky diode in the JFET region, and the gate region adjacent to the effective use of the JFET area, with higher cell density and integration. At the same time, compared with the conventional MOSFET, the gate capacitance and the input and output capacitor can be effectively reduced and the switching performance of the device can be effectively improved due to the reduction of the area of the gate capacitance.

【技术实现步骤摘要】
一种集成肖特基二极管的SiCMOSFET器件
本专利技术属于半导体领域，具体涉及一种集成肖特基二极管的SiCMOSFET器件。
技术介绍
SiCMOSFET经过行业内多年的研究，已经有一些厂商率先推出了商业化产品。在很多的应用情况，可控型器件如晶体管需要反并联一个续流二极管一起工作，如目前常用的硅IGBT模块，都反并联了快恢复二极管作为续流二极管。如果在一个器件中集成了续流二极管，那么不仅提高了芯片的集成度，同时也有效的降低了芯片成本。现代MOSFET器件结构为了抑制内部寄生BJT的开启，往往源极与p阱进行了电连接短路。因此，现代SiCMOSFET器件本身往往反并联了pn二极管，如图1所示。但是由于SiC材料禁带宽度高，反并联的pn二极管的开启电压非常高，相应的损耗也大。因此当前的SiCMOSFET器件在应用中也往往反并联一个SiC肖特基二极管(SBD)，SiCSBD的开启电压低，且反向恢复时间比SiCpn二极管更小，因此更适用于SiCMOSFET的反并联使用。最新的SiCMOSFET也在器件结构中集成了反并联SBD，而集成的SBD往往做在源极区，如美国专利US6979863中公开的技术方案，但源极金属与肖特基金属相邻，相应的原胞面积增大了，影响器件电流密度。
技术实现思路
针对现有技术中存在的问题，本专利技术的目的在于提供一种集成肖特基二极管的SiCMOSFET器件，其有效解决了现有技术中存在的问题。为实现上述目的，本专利技术采用以下技术方案：一种集成肖特基二极管的SiCMOSFET器件，所述SiCMOSFET器件有源区的原胞结构从下至上依次为漏极、衬底、缓冲层、漂移层、左右对称设置的两个p阱区、设置在所述p阱区上方相邻的n++区和p++区、从左至右依次对称设置的源极、栅极、肖特基金属、栅极和源极；其中，所述源极设置在所述n++区和p++区上方；所述栅极完全覆盖在所述p阱区的表面部分，且栅极两端分别与其两侧的n++区和JFET区重叠；所述肖特基金属设置在所述JFET区上方。进一步，所述栅极与肖特基金属和源极通过层间介质隔离，肖特基金属与源极最后通过互联压块金属形成电连接。进一步，所述肖特基金属的两端部分金属在隔离介质上部，形成具有场板结构的肖特基二极管。进一步，所述栅极包括栅介质及所述栅介质上方的多晶硅导电层；所述栅介质的厚度大于10nm，栅介质为SiO2或HfO2。进一步，所述SiCMOSFET器件有源区中原胞的平面俯视图结构为条形、矩形或六角形。进一步，所述衬底为高掺杂低电阻的n+层或者n++层，浓度大于1E18cm-3；所述漂移层的浓度在1E14-1E17cm-3之间，厚度大于5μm。进一步，所述n++区浓度大于1E19cm-3，深度大于100nm；所述p++区的浓度大于1E19cm-3，深度大于100nm。进一步，所述n++区与所述p阱区底部有一设定的间隔。进一步，所述肖特基金属为Ti、Mo、Ni、Pt或TiW。进一步，所述p阱区的掺杂深度大于所述n++区。本专利技术具有以下有益技术效果：本申请提出一种集成反并联肖特基二极管的SiCMOSFET器件，其中集成的肖特基二极管在JFET区，与栅极区相邻，有效的利用了JFET区的面积，具有更高的原胞集成度和密度。同时，相比于常规的MOSFET，由于栅电容的面积减小，因此可以有效降低栅电容和输入输出电容，改进器件的开关性能。附图说明图1：常规的SiCMOSFET截面结构示意图；图2a：本专利技术实施例的原胞分布平面俯视图；图2b：本专利技术另一实施例的原胞分布平面俯视图；图2c：本专利技术另一实施例的原胞分布平面俯视图；图3：本专利技术的SiCMOSFET截面结构示意图(图2a、2b和2c中AA’截面，互联与压块金属前)；图4：本专利技术的SiCMOSFET截面结构示意图(图2a、2b和2c中AA’截面，互联与压块金属后)。具体实施方式下面，参考附图，对本专利技术进行更全面的说明，附图中示出了本专利技术的示例性实施例。然而，本专利技术可以体现为多种不同形式，并不应理解为局限于这里叙述的示例性实施例。而是，提供这些实施例，从而使本专利技术全面和完整，并将本专利技术的范围完全地传达给本领域的普通技术人员。本专利技术的SiCMOSFET器件整个器件结构由有源区、有源区外的结终端区以及划片槽等几部分组成。有源区由许多原胞并联组成，并且在有源区最终形成源极压块金属与栅极压块金属，两者是电隔离的，用于后面的封装应用。结终端区可以是JTE结构、场限环结构、或场板结构等多种形式。这部分为行业内工程师所熟知。有源区中原胞的平面俯视图结构为条形、矩形、六角形或其他形状等各种形状的周期排列。如图2a、2b、2c所示，以六角形的平面俯视图为例，肖特基二极管分布在源极区周围。如图2a所示，一个原胞中源极区每边附近都分布肖特基二极管；或者如图2b所示，部分原胞附近分布；或者如图2c所示，有部分原胞周边无MOS栅结构，只有肖特基二极管。图2b没有充分利用面积以扩大肖特基的区域，而图2c虽扩大了肖特二极管区域，但减少了MOS沟道区域。因此，优选地用图2a结构。在最后金属互联前，各个肖特基二极管是相互隔离的，亦即多晶硅栅在各原胞之间是直接连接的。如图3-4所示，为图2a、2b、2c中AA’处的截面示意图；本专利技术了提供了一种集成肖特基二极管的SiCMOSFET器件，该SiCMOSFET器件有源区的原胞结构从下至上依次为漏极、衬底、缓冲层、漂移层、左右对称设置的两个p阱区、设置在p阱区上方相邻的n++区和p++区、从左至右依次对称设置的源极、栅极、肖特基金属、栅极和源极；其中，源极设置在n++区和p++区上方；栅极完全覆盖在p阱区的表面部分，且栅极两端分别与其两侧的n++区和JFET区重叠；肖特基金属设置在所述JFET区上方。本申请的衬底为n型重掺杂，具有低电阻率的导电特性。衬底上的缓冲层是为了改善衬底与外延层之间的晶格不匹配，同时终结部分衬底的缺陷在缓冲层中，避免缺陷延伸到漂移层。漂移层的掺杂浓度较低，漂移层的浓度、厚度依据器件在设计击穿电压下最小导通电阻而设计。JFET区的掺杂浓度可以与漂移区一致，也可以适当优化比漂移区更高，从而降低JFET区的电阻。JFET区两侧为p阱区(p-well)，是p型掺杂的，JFET区的宽度使得器件在阻挡状态下p阱区能有效耗尽JFET区，对JFET区表面形成屏蔽。p阱区的掺杂浓度可以是均匀的，更优地，在栅介质下方的沟道区，掺杂浓度稍低，根据阈值电压的设计而定，而在更深的体内部，掺杂浓度可以更高，利于源极与p阱的有效短路。紧邻p阱区的是掺杂深度比p阱小的n型重掺杂(n++区)，具有非常小的电阻率和非常小的源极欧姆接触特性。傍边是重掺杂的p型区(p++区)，更优地，p++区深度大于傍边的n++区，与p阱接触更深，实现与p阱实现非常小电阻的电连接。栅极与肖特基金属和源极通过层间介质隔离，肖特基金属与源极最后通过互联压块金属形成电连接。更优地，肖特基金属的两端部分金属在隔离介质上部，形成具有场板结构的肖特基二极管。肖特基金属在JFET区上方，宽度比JFET区小，非常好的利用了JFET区的面积，具有更高的集成度和原胞密度。相比于常规的MOSFET，JFET上方是介质和多晶硅，相应的贡献很大一部分栅源、栅漏电容。而本文档来自技高网...

【技术保护点】
一种集成肖特基二极管的SiC MOSFET器件，其特征在于，所述SiC MOSFET器件有源区的原胞结构从下至上依次为漏极、衬底、缓冲层、漂移层、左右对称设置的两个p阱区、设置在所述p阱区上方相邻的n++区和p++区、从左至右依次对称设置的源极、栅极、肖特基金属、栅极和源极；其中，所述源极设置在所述n++区和p++区上方；所述栅极完全覆盖在所述p阱区的表面部分，且栅极两端分别与其两侧的n++区和JFET区重叠；所述肖特基金属设置在所述JFET区上方。

【技术特征摘要】
1.一种集成肖特基二极管的SiCMOSFET器件，其特征在于，所述SiCMOSFET器件有源区的原胞结构从下至上依次为漏极、衬底、缓冲层、漂移层、左右对称设置的两个p阱区、设置在所述p阱区上方相邻的n++区和p++区、从左至右依次对称设置的源极、栅极、肖特基金属、栅极和源极；其中，所述源极设置在所述n++区和p++区上方；所述栅极完全覆盖在所述p阱区的表面部分，且栅极两端分别与其两侧的n++区和JFET区重叠；所述肖特基金属设置在所述JFET区上方。2.根据权利要求1所述的集成肖特基二极管的SiCMOSFET器件，其特征在于，所述栅极与肖特基金属和源极通过层间介质隔离，肖特基金属与源极最后通过互联压块金属形成电连接。3.根据权利要求2所述的集成肖特基二极管的SiCMOSFET器件，其特征在于，所述肖特基金属的两端部分金属在隔离介质上部，形成具有场板结构的肖特基二极管。4.根据权利要求1所述的集成肖特基二极管的SiCMOSFET器件，其特征在于，所述栅极包括栅介质及所述栅介质上方的多晶硅导电层；所述栅介质的厚度大于10nm，栅介质为S...

【专利技术属性】
技术研发人员：倪炜江，
申请(专利权)人：北京世纪金光半导体有限公司，
类型：发明
国别省市：北京,11