本发明专利技术公开了一种SOI?SiGe?HBT平面集成器件及制备方法，其过程为：在SOI衬底上连续生长N-Si、P-SiGe、N-Si层，淀积介质层，制备浅槽隔离，光刻集电区浅槽隔离区域，制备集电区浅槽隔离，刻蚀并淀积介质层，光刻基区浅槽隔离区域，制备基区浅槽隔离，光刻集电区并磷离子注入，形成集电极接触区，光刻基区并硼离子注入，形成基极接触区，最终形成SiGe?HBT器件，最后光刻发射区、基区和集电区引线孔，金属化，光刻引线，构成基区厚度为20～60nm的HBT集成电路；本发明专利技术所提出的工艺方法与现有CMOS集成电路加工工艺兼容，因此，可以在资金和设备投入很小的情况下，制备出基于SOI的BiCMOS器件及集成电路，使现有的模拟和数模混合集成电路性能获得大幅提高。
【技术实现步骤摘要】
本专利技术属于半导体集成电路
，尤其涉及。
技术介绍
集成电路是信息社会经济发展的基石和核心。正如美国工程技术界最近评出20世纪世界20项最伟大工程技术成就中第五项电子技术时提到，“从真空管到半导体、集成电路，已成为当代各行业智能工作的基石。”集成电路时最能体现知识经济特征的典型产品之一。目前，以集成电路为基础的电子信息产业已成为世界第一大产业。随着集成电路技术的发展，整机和元件之间的明确界限被突破，集成电路不仅成为现代产业和科学技术的基础， 而且正创造着信息时代的硅文化。由于Si材料的优良特性，特别是能方便地形成极其有用的绝缘膜——SiO2膜和Si3N4膜，从而能够利用Si材料实现最廉价的集成电路工艺，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业能力。同时，长期的科研投入也使人们对Si及其工艺的了解，达到十分深入、透彻的地步，因此在集成电路产业中，Si技术是主流技术，Si集成电路产品是主流产品，占集成电路产业的90%以上。在Si集成电路中以双极晶体管作为基本结构单元的模拟集成电路在电子系统中占据着重要的地位，随着Si技术的发展，Si双极晶体管的性能也获得了大幅的提高。但是到了上世纪90年代，Si双极晶体管由于电压、基区宽度、功率密度等原因的限制，不能再按工业界普遍采用的等比例缩小的方法来提高器件与集成电路的性能，严重地制约了模拟集成电路和以其为基础的电子系统性能的进一步提高。为了进一步提高器件及集成电路的性能，研究人员借助新型的半导体材料如GaAs, InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象SiO2那样的钝化层等因素限制了它的广泛应用和发展。
技术实现思路
本专利技术的目的在于提供一种SOI SiGe HBT平面集成器件以实现更好的器件性能。本专利技术的目的在于提供一种SOI SiGe HBT平面集成器件，所述集成器件采用SOI非多晶、非自对准双极晶体管。进一步、所述SiGe HBT器件制备在SOI衬底上。进一步、所述SiGe HBT器件的基区为应变SiGe材料。进一步、所述SiGe HBT器件为平面结构。本专利技术的领一目的在于提供一种SOI SiGe HBT平面集成器件的制备方法，其特征在于，包括如下步骤第一步、选取氧化层厚度为150 400nm，上层Si厚度为100 150nm，N型掺杂浓度为IXIO16 I X IO17CnT3的SOI衬底片；第二步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为50 IOOnm的N型Si外延层，作为集电区，该层掺杂浓度为I X IO16 I X IO17cnT3 ；第三步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为20 60nm的SiGe层，作为基区，该层Ge组分为15 25%，掺杂浓度为5X IO18 5 X IO19Cm 3 ；第四步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为100 200nm的N型Si层，作为发射区，该层掺杂浓度为I X IO17 5 X IO17cnT3 ；第五步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚 度为200 300nm的SiO2层和一层厚度为100 200nm的SiN层；光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为650 IlOOnm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ；第六步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为200 300nm的SiO2层和一层厚度为100 200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180 300nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;第七步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为200 300nm的SiO2层和一层厚度为100 200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105 205nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;第八步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为300 500nm的SiO2层；光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1\1019 1\102°_-3，形成集电极接触区域；第九步、光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为I X IO19 lX102°cnT3，形成基极接触区域，并对衬底在950 1100°C温度下，退火15 120s，进行杂质激活；第十步、用湿法刻蚀掉表面的SiO2，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为300 500nm的SiO2层；光刻发射极、基极和集电极引线孔，形成SiGe HBT器件；第H 步、在衬底表面派射金属钛(Ti),合金形成娃化物；第十二步、溅射金属，光刻引线，形成发射极、基极和集电极金属引线，构成基区厚度为20 60nm，集电区厚度为150 250nm的SOI SiGe HBT集成电路。进一步、基区厚度根据第三步生长SiGe的厚度来确定，取20 60nm。进一步、集电区厚度根据第一步SOI上层Si厚度和第二步生长的Si外延层的厚度来决定，取150 250nm。进一步、该制备方法中所涉及的最高温度根据第二步、第三步、第四步、第五步、第六步、第七步、第八步和第十步中的化学汽相淀积(CVD)工艺温度决定，最高温度小于等于800。。。本专利技术的另一目的在于提供一种SOI SiGe HBT平面集成电路的制备方法，包括如下步骤步骤1，外延材料制备的实现方法为(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ；(Ib)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长一层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为I X IO16CnT3 ；(Ic)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15%，掺杂浓度为5 X IO18CnT3 ； (Id)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度为IOOnm的N型Si层，作为发射区，该层掺杂浓度为I X IO17CnT3 ；步骤2，器件浅槽隔离制备的实现方法为(2a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm 的 SiO2 层；(2b)利用化学汽相淀积本文档来自技高网...
【技术保护点】
一种SOI？SiGe？HBT平面集成器件，其特征在于，所述集成器件采用非多晶SOI？SiGe？HBT。
【技术特征摘要】
【专利技术属性】
技术研发人员：宋建军，胡辉勇，吕懿，张鹤鸣，宣荣喜，王斌，舒斌，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。