非平面栅极全包围器件及其制造方法技术

说明了一种非平面栅极全包围器件及其制造方法。在一个实施例中，器件包括衬底，所述衬底包含具有第一晶格常数的顶部表面。嵌入式外延源极区和嵌入式外延漏极区形成在所述衬底的顶部表面上。嵌入式外延源极区和嵌入式外延漏极区具有与所述第一晶格常数不同的第二晶格常数。具有第三晶格的沟道纳米线形成于嵌入式外延源极区和嵌入式外延漏极区之间，并与它们耦合。在一个实施例中，第二晶格常数和第三晶格常数与第一晶格常数不同。沟道纳米线包括最底部的沟道纳米线，底部栅极隔离物形成于最底部的沟道纳米线下方的衬底的顶部表面上。栅极电介质层形成于每一条沟道纳米线之上和周围。栅极电极形成于栅极电介质层上，并围绕每一条沟道纳米线。

【技术实现步骤摘要】
【国外来华专利技术】非平面栅极全包围器件及其制造方法
本专利技术的实施例涉及半导体器件领域，更具体地，涉及非平面栅极全包围器件及其制造方法。
技术介绍
集成器件制造商不断收缩晶体管器件的特征尺寸，以实现更大的电路密度和更高的性能，对于下一代器件，需要增强晶体管驱动电流，同时减小短沟道效应，例如寄生电容和截止状态泄漏。增大晶体管驱动电流的一个方式是使用高载流子迁移率半导体材料以形成沟道。沟道中的高载流子迁移率支持较高晶体管驱动电流。载流子迁移率是载流子在外部单位电场下流入半导体材料的速度的测量。半导体基体上的过程感应应力(有时称为应力)是增大驱动电流的另一个方式。在半导体基体上感应应力增强了载流子迁移率，从而增大了晶体管器件中的驱动电流。诸如三栅极晶体管的非平面晶体管是半导体工艺中用于控制短沟道效应的最近发展。就三栅极晶体管来说，栅极与沟道区的三个侧相邻。因为栅极结构围绕三个表面上的鳍状物，晶体管基本上具有三个栅极，控制通过鳍状物或沟道区的电流。由于更陡峭的亚阈值电流摆动(SS)和较小的漏极感应势垒降低(DIBL)，这三个栅极允许鳍状物中更充分的耗尽，导致较小的短沟道效应。不幸的是，第四个侧，沟道的底部远离栅极电极，因而不受附近的栅极控制。由于晶体管尺寸不断缩小到亚20-25nm技术节点，在源极与漏极之间的寄生泄漏路径对于三栅极晶体管成为了问题。附图说明在附图的图中示例性而非限制性地示出了本公开内容的实施例，其中：图1A至1D示出了根据本专利技术实施例的具有嵌入式外延层源极区和漏极区的非平面栅极全包围器件。图1E是没有嵌入式源极区和漏极区的非平面栅极全包围器件的图示。图2是根据本专利技术实施例的表示形成非平面栅极全包围器件的方法中的步骤的流程图。图3A至3M示出了根据本专利技术实施例的表示形成非平面栅极全包围器件的方法中的步骤的三维试图和二维视图。图4示出了根据本专利技术的一个实现方式的计算设备400。具体实施方式本专利技术是创新的栅极全包围晶体管及制造方法。在以下说明中，阐述了多个细节以便提供对本专利技术的透彻理解。但显然，对于本领域技术人员来说，可以无需这些特定细节来实践本专利技术。在其他实例中，没有详细说明公知的半导体工艺和制造技术，以避免使得本专利技术模糊不清。在本说明书通篇中对“实施例”的提及表示结合该实施例说明的特定的特征、结构、功能或特性包括在本专利技术的至少一个实施例中。因而，说明书中多处出现的短语“在实施例中”不一定全都指代本专利技术同一实施例。而且，特定的特征、结构、功能或特性可以以任意适合的方式组合到一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要两个实施例不相互排斥。本专利技术的实施例包括非平面栅极全包围晶体管器件，所述非平面栅极全包围晶体管器件具有由栅极电介质层和栅极电极完全包围的沟道纳米线。具有完全围绕沟道纳米线的栅极电极增大了栅极控制，由于完全切断了寄生泄漏路径而导致改进的短沟道效应。沟道纳米线布置在源极与漏极区之间。在本专利技术的一个或多个实施例中，沟道纳米线由未掺杂锗组成，并且受单轴晶格应力。未掺杂锗提供了比传统硅更高的载流子迁移率，单轴晶格应力进一步增强了沟道纳米线中的载流子迁移率，从而实现了极高的晶体管器件驱动电流。在本专利技术的实施例中，通过蚀刻掉与沟道纳米线相邻的鳍状物的部分，随后从衬底外延生长半导体材料以形成“嵌入式外延”源极区和漏极区来形成源极区和漏极区。嵌入式外延源极区和嵌入式外延漏极区对沟道纳米线提供了额外的力或支撑点，这有助于维持或增强，或者维持和增强沟道纳米线中的单轴晶格应力。另外，在本专利技术的实施例中，栅极全包围晶体管包括形成于衬底与底部沟道纳米线之间的底部栅极隔离层，以使得可以在无需容性耦合到衬底的情况下，完全包围底部沟道纳米线形成栅极电极。本专利技术的一个或多个实施例可以包括非平面栅极全包围晶体管器件，其中，具有嵌入式外延源极区和嵌入式外延漏极区或形成于衬底与底部沟道纳米线之间的底部栅极隔离层之一或者二者。图1A至1D示出了根据本专利技术实施例的非平面栅极全包围器件100。图1A是电介质层101内的器件100的三维俯视/侧视图，图1B是通过嵌入式外延源极106和漏极107得到的横截面视图，图1C是通过栅极电极118得到的横截面视图。图1D是无电介质层101的器件100的三维俯视/侧视图。器件100包括衬底102，具有顶部表面104。嵌入式外延源极106和漏极107区布置在衬底102的顶部表面104上，沟道纳米线110耦合在嵌入式外延源极106和漏极107区之间。嵌入式外延源极106和漏极107区可以统称为嵌入式外延源极/漏极对。栅极电介质层116形成于每一条沟道纳米线110上并完全包围它，除了在沟道纳米线110的端部，在此，沟道纳米线110耦合到嵌入式外延源极106和漏极107区。栅极电极118形成于栅极电介质层116上，并完全围绕每一条沟道纳米线110。在实施例中，衬底102的顶部表面104、嵌入式外延源极106和漏极107区和沟道纳米线110分别包括具有一晶格常数的材料。顶部表面104的晶格常数与嵌入式外延源极106和漏极107区和沟道纳米线110的晶格常数不同。在一个特定实施例中，嵌入式外延源极106和漏极107区和沟道纳米线110的晶格常数大于顶部表面104的晶格常数。在一个此类实施例中，衬底102的顶部表面104是硅锗，沟道纳米线110是未掺杂锗，嵌入式外延源极106和漏极107区是锗。在嵌入式外延源极106和漏极107区、沟道纳米线110与顶部表面104之间的晶格失配(例如晶格常数失配)导致沟道纳米线110与嵌入式外延源极106和漏极107区中的晶格应力。在一个实施例中，沟道纳米线110与嵌入式外延源极106和漏极107区在平行于沟道纳米线110的长度120的方向上被施加单轴晶格应力，在垂直于沟道纳米线110的长度120的方向上受晶格弛豫。在实施例中，在顶部表面104与嵌入式外延源极106和漏极107区之间的晶格常数失配还导致嵌入式外延源极106区和漏极107区对沟道纳米线110提供力。这个力可以有助于维持沟道纳米线110中的单轴晶格应力。在实施例中，沟道纳米线110可以包括载流子迁移率大于单晶体硅的单晶材料。较高的载流子迁移率允许器件100实现较高的驱动电流和较大的性能。在一个特定实施例中，沟道纳米线110是未掺杂锗(Ge)。没有掺杂剂使得电荷载流子的散射最小且有助于使得沟道纳米线110中的载流子迁移率最大。在本专利技术的实施例中，如图1A和1B所示的，嵌入式外延源极106和漏极107区可以布置在源极/漏极沟道108中，其中衬底102的顶部表面104被凹陷到浅沟槽隔离层105的顶部表面之下。在源极/漏极沟槽108中形成嵌入式外延源极106和漏极107区有助于限制嵌入式外延源极106和漏极107区的生长。但嵌入式源极106和漏极107区不一定形成于沟槽中，可以在衬底102的顶部表面104上，它与隔离区103在同一平面或在其之上。嵌入式外延源极106和漏极107区可以是<111>-刻面，其中，在嵌入式外延源极106和漏极107区的底部的宽度122大于在顶部的宽度124。在这个实施例中，对应于侧壁126和128的平面是嵌入式外延源极106和漏极107区的<111>晶格取本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，所述衬底具有顶部表面，所述顶部表面具有第一晶格常数；嵌入式外延源极区和嵌入式外延漏极区，所述嵌入式外延源极区和嵌入式外延漏极区布置在所述衬底的所述顶部表面上，所述嵌入式外延源极区和嵌入式外延漏极区具有与所述第一晶格常数不同的第二晶格常数；多条沟道纳米线，所述多条沟道纳米线具有与所述第一晶格常数不同的第三晶格常数，所述多条沟道纳米线耦合到所述嵌入式外延源极区和嵌入式外延漏极区，并且所述多条沟道纳米线包括最底部的沟道纳米线；栅极电介质层，所述栅极电介质层布置在每一条沟道纳米线上且包围每一条沟道纳米线；以及栅极电极，所述栅极电极布置在所述栅极电介质层上并围绕每一条沟道纳米线。

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，包括：衬底，所述衬底具有顶部表面，所述顶部表面具有第一晶格常数；嵌入式外延源极区和嵌入式外延漏极区，所述嵌入式外延源极区和嵌入式外延漏极区布置在所述衬底的所述顶部表面上，所述嵌入式外延源极区和嵌入式外延漏极区具有与所述第一晶格常数不同的第二晶格常数；多条沟道纳米线，所述多条沟道纳米线具有与所述第一晶格常数不同的第三晶格常数，所述多条沟道纳米线耦合到所述嵌入式外延源极区和嵌入式外延漏极区，并且所述多条沟道纳米线包括最底部的沟道纳米线；栅极电介质层，所述栅极电介质层布置在每一条沟道纳米线上且包围每一条沟道纳米线；以及栅极电极，所述栅极电极布置在所述栅极电介质层上并围绕每一条沟道纳米线。2.根据权利要求1所述的器件，其中，所述多条沟道纳米线以及所述嵌入式外延源极区和嵌入式外延漏极区在平行于所述多条沟道纳米线的长度的方向上受单轴晶格应力，并且在垂直于所述多条沟道纳米线的所述长度的方向上受晶格弛豫。3.根据权利要求2所述的器件，其中，所述嵌入式外延源极区和嵌入式外延漏极区对所述多条沟道纳米线提供力。4.根据权利要求3所述的器件，其中，所述嵌入式外延源极区和嵌入式外延漏极区是[111]-刻面的。5.根据权利要求1所述的器件，进一步包括底部栅极隔离物，所述底部栅极隔离物布置在所述衬底的所述顶部表面上且在所述最底部的沟道纳米线之下，其中，所述底部栅极隔离物具有厚度足够厚，以将所述衬底的所述顶部表面与通过所述栅极电极的容性耦合隔离。6.根据权利要求1所述的器件，其中，所述第二晶格常数和所述第三晶格常数大于所述第一晶格常数。7.根据权利要求1所述的器件，其中，所述衬底的所述顶部表面是SiGe，所述多条沟道纳米线是未掺杂的Ge，并且所述嵌入式外延源极区和嵌入式外延漏极区是Ge。8.根据权利要求5所述的器件，其中，所述底部栅极隔离物是氧化硅。9.一种形成半导体器件的方法，包括：提供衬底，所述衬底具有顶部表面且具有形成于所述衬底的所述顶部表面上的鳍状物，所述顶部表面具有第一晶格常数，所述鳍状物包括具有第二晶格常数的半导体材料与具有第三晶格常数的牺牲材料的交替层，其中，所述第二晶格常数与所述第一晶格常数和所述第三晶格常数不同；在所述鳍状物的沟道区上方形成牺牲栅极电极；在所述牺牲栅极电极的相对侧上形成一对侧壁间隔物，其中，所述鳍状物的牺牲部分从每一个所述侧壁间隔物延伸出去；去除所述鳍状物的所述牺牲部分，以暴露出所述衬底的源极区和漏极区；在所述衬底的所述源极区和漏极区上形成嵌入式外延源极区和嵌入式外延漏极区，其中，所述嵌入式外延源极区和嵌入式外延漏极区耦合到所述鳍状物并具有与所述第一晶格常数不同的第四晶格常数，去除所述牺牲栅极电极，以暴露出所述鳍状物的所述沟道区；去除位于所述鳍状物的所述沟道区中的半导体材料层之间的所述牺牲材料以形成多条沟道纳米线，所述多条沟道纳米线包括最底部的沟道纳米线；将栅极电介质层沉积为包围每一条沟道纳米线；并且在所述栅极电介质层上并围绕每一条沟道纳米线沉积栅极电极。10.根据权利要求9所述的方法，其中，所述鳍状物具有一长度，并且其中，所述鳍状物在平行于所述鳍状物的所述长度的方向上受单轴晶格应力，并且在垂直于所述鳍状物的所述长度的方向上受晶格弛豫。11.根据权利要求9所述的方法，其中，所述嵌入式外延源极区和嵌入式外延漏极区在平行于所述鳍状物的长度的方向上受单轴晶格应力，并且在垂直于所述鳍状物的所述长度的方向上受晶格弛豫。12.根据权利要求9所述的方法，其中，所述嵌入式外延源极区和嵌入式外延漏极区对所述多条沟道纳米线提供力，其中，所述多条沟道纳米线在平行于所述鳍状物的长度的方向上受单轴晶格应力，并且在垂直于所述鳍状物的所述长度的方向上受晶格弛豫，并且其中，所述力维持在所述多条沟道纳米线中的单轴晶格应力。13.根据权利要求9所述的方法，其中，去除所述鳍状物的所述牺牲部分以暴露出所述衬底的所述源极区和漏极区包括使得所述衬底的所述顶部表面凹陷以形成源极沟槽和漏极沟槽，并且其中，所述嵌入式外延源极区和嵌入式外延漏极区形成于所述源极沟槽和漏极沟槽中。14.根据权利要求9所述的方法，其中，所述嵌入式外延源极区和嵌入式外延漏极区通过外延生长形成，并且是[111]-刻面的。15.根据权利要求9所述的方法，进一步包括在所述衬底的所述顶部表面上在所述最底部的沟道纳米线之下形成底部隔离物，其中，所述底部栅极隔离物形成为厚度足够厚，以将所述衬底的所述顶部表面与通过所述栅极电极的容性耦合隔离。16.根据权利要求9所述的方法，其中，所述第二晶格常数和所述第四晶格常数大于所述第一晶格常数和所述第三晶格常数。17.根据权利要求9所述的方法，其中，所述半导体材料是载流子迁移率大于单晶硅的单晶半导体材料。18.根据权利要求9所述的方法，其中，所述半导体材料是未掺杂的Ge，所述牺牲材料是SiGe，所述多条沟道纳米线是未掺杂的Ge，且所述嵌入式外延源极区和嵌入式外延漏极区是Ge。19.根据权利要求15所述的方法，其中，所述底部栅极隔离物是氧化硅。20.一种半导体器件，包括：衬底，所述衬底具有顶部表面，所述顶部表面具有第一晶格常数；多条沟道纳米线，所述多条沟道纳米线具有不同于所述第一晶格常数的第二晶格常数，所述多条沟道纳米线包括最底部的沟道纳米线；源极和漏极，所述源极和漏极布置在所述多条沟道纳米线相对侧上；底部栅极隔离物，所述底部栅极隔离物布置在所述衬底的所述顶部表面上且在所述最底部的沟道纳米线之下；栅极电介质层，所述栅极电介质层布置在每一条沟道纳米线上和周围；以及栅极电极，所述栅极电极布置在所述栅极电介质层上并围绕每一条沟道纳米线，所述栅极电极布置在所述底部沟道纳米线与所述底部栅极隔离物之间。21.根据权利要求20所述的半导体器件，其中，所述多条沟道纳米线在平行于所述多条沟道纳米线的长度的方向上受单轴晶格应力，并且在垂直于所述多条沟道纳米线的所述长度的方向上受晶格弛豫。22.根据权利要求20所述的半导体器件，其中，所述源极和漏极是嵌入式外延源极区和嵌入式外延漏极区。23.根据权利要求22所述的半导体器件，其中，所述嵌入式外延源极区和嵌入式外延漏极区布置在沟槽中。24.根据权利要求23所述的半导体器件，其中，所述嵌入式外延源极区和嵌入式外延漏极区由同质半导体材料形成，所述同质半导体材料具有大于所述第一晶格常数的第三晶格常数。25.根据权利要求21所述的半导体器件，其中，所述源极和漏极由不同半导体材料的交替层形成。26.一种形成半导体器件的方法，包括：提供衬底，所述衬底具有顶部表面且具有形成于所述衬底的所述顶部表面上的鳍状物，所述顶部表面具有第一晶格常数，所述鳍状物包括具有第二晶格常数的半导体材料与具有第三晶格常数的牺牲材料的交替层，其中，所述第二晶格常数与所述第一晶格常数和所述第三晶格常数不同；在所述鳍状物的沟道区上方形成牺牲栅极电极；在所述牺牲栅极电极的相对侧上形成一对侧壁间隔物；去除所述牺牲栅极电极，以暴露出所述鳍状物的所述沟道区；去除位于所述鳍状物的所述沟道区中的半导体材料层之间的所述牺牲材料以形成多条沟道纳米线，所述多条沟道纳米线包括最底部的沟道纳米线；在所述多条沟道纳米线上方及周围沉积电介质材料；蚀刻所述电介质层以去除除了在所述最底部的沟道纳米线之下在所述衬底的所述顶部表面上以外的所述电介质以形成底部栅极隔离物，其中，所述底部栅极隔离物不与所述最底部的沟道纳米线物理接触；将栅极电介质层沉积为包围每一条沟道纳米线；并且在所述栅极电介质层上并围绕每一条沟道纳米线沉积栅极电极。27.根据权利要求26所述的方法，其中，所述鳍状物具有一长度，并且其中，所述鳍状物在平行于所述鳍状物的所述长度的方向上受单轴晶格应力，并且在垂直于所述鳍状物的所述长度的方向上受晶格弛豫。28.根据权利要求26所述的方法，进一步包括在所述鳍状物中在所述牺牲栅极电极的相对侧上形成源极区与漏极区。29.根据权利要求26所述的方法，其中，所述鳍状物的牺牲部分从每一个所述侧壁间隔物延伸出去；去除所述鳍状物的所述牺牲部分，以暴露出所述衬底的源极区和漏极区；并且在所述衬底的所述源极区和漏极区上形成嵌入式外延源极区和嵌入式外延漏极区，其中，所述嵌入式外延源极区和嵌入式外延漏极区耦合到所述鳍状物并具有不同于所述第一晶格常数的第四晶格常数。30.一种半导体...

【专利技术属性】
技术研发人员：W·拉赫马迪，R·皮拉里塞泰，V·H·勒，J·T·卡瓦列罗斯，R·S·周，J·S·卡治安，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US