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SoC架构的分解制造技术

技术编号:40944045 阅读:4 留言:0更新日期:2024-04-18 15:01
本申请公开了SoC架构的分解。本文描述的实施例提供了用于将片上系统集成电路的架构分解成可封装到公共机箱上的多个不同芯粒的技术。在一个实施例中,图形处理单元或并行处理器由单独制造的各式各样的硅芯粒组成。芯粒是一种至少部分封装的集成电路,其包括可以与其它芯粒组装成更大封装的逻辑的不同单元。具有不同IP核逻辑的芯粒的多样化集合可以组装到单个器件中。

【技术实现步骤摘要】

实施例一般涉及通用图形和并行处理单元的设计和制造。


技术介绍

1、当前并行图形数据处理包括被开发以对图形数据执行特定操作(诸如例如线性内插、曲面细分、光栅化、纹理映射、深度测试等)的系统和方法。传统上,图形处理器曾使用固定功能计算单元来处理图形数据;然而,最近,部分图形处理器已经被做成可编程的,使此类处理器能够支持用于处理顶点和片段数据的各种更广泛的操作。

2、为了进一步提高性能,图形处理器通常实现诸如流水线化之类的处理技术,这些技术尝试贯穿图形流水线的不同部分并行处理尽可能多的图形数据。具有单指令多线程(simt)架构的并行图形处理器设计成使图形流水线中的并行处理量最大化。在simt架构中,并行线程的群组尝试尽可能经常地一起同步执行程序指令来提高处理效率。对于simt架构的软件和硬件的一般概览可以在shane cook的cuda programming的第3章第37-51页(2013)中找到。


技术实现思路

【技术保护点】

1.一种装置,包括:

2.如权利要求1所述的装置,其中,所述第一基底芯粒和所述第二基底芯粒中的至少一个基底芯粒进一步包括:

3.如权利要求2所述的装置,其中,所述计算单元的集群和所述多个处理器核用于分别通过所述第一基底芯粒和所述第二基底芯粒访问所述存储器。

4.如权利要求3所述的装置,其中,所述存储器包括高带宽存储器HBM。

5.如权利要求1至4中任一项所述的装置,进一步包括:

6.如权利要求1至5中任一项所述的装置,其中,所述第一基底芯粒、所述第二基底芯粒、所述第一逻辑芯粒和所述第二逻辑芯粒中的每一个芯粒处于独立的时钟域和功率域中、并且能独立于其它芯粒进行时钟门控和功率门控。

7.一种用于制造封装组件的方法,其中,所述封装组件包括:

8.如权利要求7所述的方法,其中,所述第一基底芯粒和所述第二基底芯粒中的至少一个基底芯粒进一步包括:

9.如权利要求8所述的方法,其中,所述计算单元的集群和所述多个处理器核用于分别通过所述第一基底芯粒和所述第二基底芯粒访问所述存储器。

10.如权利要求9所述的方法,其中,所述存储器包括高带宽存储器HBM。

11.如权利要求7至10中任一项所述的方法,其中,所述封装组件进一步包括:

12.如权利要求7至11中任一项所述的方法,进一步包括:

13.一种方法,所述方法包括:

14.一种计算机系统,包括:

15.一种方法,包括:

...

【技术特征摘要】

1.一种装置,包括:

2.如权利要求1所述的装置,其中,所述第一基底芯粒和所述第二基底芯粒中的至少一个基底芯粒进一步包括:

3.如权利要求2所述的装置,其中,所述计算单元的集群和所述多个处理器核用于分别通过所述第一基底芯粒和所述第二基底芯粒访问所述存储器。

4.如权利要求3所述的装置,其中,所述存储器包括高带宽存储器hbm。

5.如权利要求1至4中任一项所述的装置,进一步包括:

6.如权利要求1至5中任一项所述的装置,其中,所述第一基底芯粒、所述第二基底芯粒、所述第一逻辑芯粒和所述第二逻辑芯粒中的每一个芯粒处于独立的时钟域和功率域中、并且能独立于其它芯粒进行时钟门控和功率门控。

7.一种用于...

【专利技术属性】
技术研发人员:N·马塔姆L·切尼E·芬利V·乔治S·贾哈吉尔达A·科克J·马斯特罗纳德I·拉吉瓦尼L·斯特里拉马萨马M·特肖梅V·韦姆拉帕利B·萨维尔
申请(专利权)人:英特尔公司
类型:发明
国别省市:

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