具有应变缓冲层的MOS器件及其形成方法技术

本发明专利技术公开了一种具有应变缓冲层的MOS器件及其形成方法，该期间包括：衬底；隔离区，延伸至衬底内；以及半导体鳍，高于隔离区的顶面。半导体鳍具有第一晶格常数。半导体区包括：侧壁部分，位于半导体鳍的相对两侧；以及顶部，位于半导体鳍的上方。半导体区具有不同于第一晶格常数的第二晶格常数。应变缓冲层位于半导体鳍和半导体区之间并且与其接触。应变缓冲层包括氧化物。

【技术实现步骤摘要】
具有应变缓冲层的MOS器件及其形成方法
本专利技术总的来说涉及半导体器件，更具体地，涉及具有应变缓冲层的MOS器件及其形成方法。
技术介绍
在过去的几十年里，半导体器件（例如，金属氧化物半导体（MOS）器件）的尺寸以及固有部件的减小已使得集成电路的速度、性能、集成度以及单位功能成本持续提高。为了提高MOS器件的性能，可在MOS晶体管的沟道区中引入应力来提高载流子迁移率。通常，期望在N型金属氧化物半导体（NMOS）器件的沟道区内的源极至漏极方向上引入张应力，并且在P型金属氧化物半导体（PMOS）器件的沟道区内的源极至漏极方向上引入压应力。在用于在MOS器件的沟道区内生成应力的常规方法中，通过外延，第一半导体材料生长在第二半导体材料上。第一和第二半导体材料具有不同的晶格常数。因此，在第一和第二半导体材料内都生成应力。在第一半导体材料上方形成栅极堆叠件以形成MOS器件。第一半导体材料形成MOS器件的沟道，其中沟道区的载流子迁移率得到提高。然而，由于晶格失配，在第一和第二半导体材料之间的界面处也出现缺陷，其中缺陷可包括例如晶格错配缺陷。这可能引起大漏电流。
技术实现思路
根据本专利技术的一个方面，提供了一种器件，包括：衬底；隔离区，延伸至衬底内；半导体鳍，高于隔离区的顶面，半导体鳍具有第一晶格常数；半导体区，具有不同于第一晶格常数的第二晶格常数，半导体区包括位于半导体鳍的相对两侧的侧壁部分和位于半导体鳍的上方的顶部；以及应变缓冲层，位于半导体鳍和半导体区之间并且与半导体鳍和半导体区接触，应变缓冲层包括氧化物。优选地，应变缓冲层包括将半导体区的侧壁部分与半导体鳍的侧壁隔开的部分。优选地，应变缓冲层将半导体区的侧壁部分与半导体鳍的侧壁完全隔开。优选地，应变缓冲层包括位于半导体鳍的相对两侧的侧壁部分以及位于半导体鳍上方的顶部，应变缓冲层将半导体区与半导体鳍完全隔开。优选地，第一晶格常数大于第二晶格常数。优选地，第一晶格常数小于第二晶格常数。优选地，半导体区形成鳍式场效应晶体管（FinFET）的沟道区，FinFET还包括：栅极电介质，包括位于半导体区相对两侧的侧壁部分以及位于半导体区上方的顶部；以及栅电极，位于栅极电介质的上方。根据本专利技术的另一方面，提供了一种器件，包括：第一半导体区，第一半导体区具有第一晶格常数；第二半导体区，位于第一半导体区的上方，第二半导体区具有不同于第一晶格常数的第二晶格常数；应变缓冲层，位于第一半导体区和第二半导体区之间并且与第一半导体区和第二半导体区接触，应变缓冲层包括第一半导体区的氧化物和第二半导体区的氧化物；栅极电介质，位于第二半导体区上方；以及栅电极，位于栅极电介质上方。优选地，第一半导体区和第二半导体区都包括选自基本上包含硅、锗以及它们的组合的组中的材料。优选地，应变缓冲层将第一半导体区与第二半导体区完全隔开。优选地，在与栅极电介质重叠的区域内，第一半导体区与第二半导体区接触，并且应变缓冲层包括位于区域的相对两侧的部分。优选地，应变缓冲层、栅极电介质以及栅电极形成鳍式场效应晶体管（FinFET），其中应变缓冲层形成FinFET的沟道。优选地，应变缓冲层和第二半导体区在第一半导体区的相对两侧延伸并且与第一半导体区平齐。优选地，应变缓冲层、栅极电介质以及栅电极形成平面晶体管。根据本专利技术的又一方面，提供了一种方法，包括：执行外延以在第二半导体区上生长第一半导体区，其中，第一半导体区的第一晶格常数与第二半导体区的第二晶格常数不同；以及执行氧化工艺以在第一半导体区和第二半导体区之间的界面区内形成氧化物，在氧化工艺中，使第一半导体和第二半导体位于第一半导体区和第二半导体区之间的界面区内的部分氧化以形成氧化物区，其中，保留了第一半导体区的一部分并且保留的部分通过氧化物区与第二半导体区隔开。优选地，该方法还包括：在第一半导体区的剩余部分的上方形成栅极电介质；以及在栅极电介质的上方形成栅电极。优选地，在氧化工艺后，氧化物区将第一半导体区与第二半导体区完全隔开。优选地，在氧化工艺后，氧化物区将第一半导体区与第二半导体区部分隔开。优选地，氧化工艺包括在含氧环境中对第一半导体区和第二半导体区进行退火。优选地，氧化工艺包括将第一半导体区和第二半导体区暴露于含氧等离子体。附图说明为了更加完整地理解实施例及其优点，现在结合附图作为参考来进行以下描述，其中：图1至图10B是根据一些示例性实施例的形成半导体鳍和鳍式场效应晶体管（FinFET）的中间阶段的截面图；以及图11示出了根据可选实施例的平面晶体管的截面图。具体实施方式下面详细讨论本专利技术实施例的制造和使用。然而，应该理解，本实施例提供了许多可以在各种具体环境中具体化的可应用专利技术概念。所讨论的具体实施例是说明性的，而没有限制本专利技术的范围。根据各个示例性实施例，提供了金属氧化物半导体（MOS）器件（诸如鳍式场效应晶体管（FinFET））及其形成方法。示出了根据一些实施例的形成FinFET的中间阶段。讨论了实施例的变型。在各个视图和说明性实施例中，类似的参考数字用于表示类似的元件。参照图1，提供了作为半导体晶圆100的一部分的半导体衬底20。在一些实施例中，半导体衬底20包括晶体硅。诸如碳、锗、镓、硼、砷、氮、铟、磷等的其他常用材料也可包括在半导体衬底20内。半导体衬底20可以是块状衬底或绝缘体上半导体（SOI）衬底。在一些示例性实施例中，半导体衬底20包括Si1-zGez，其中z值为SiGe中锗的原子百分比，并且可以为0至1范围中的任意值，包括0和1。当z值为0时，半导体衬底20是晶体硅衬底。当z值为1时，半导体衬底20是晶体锗衬底。在半导体衬底20上形成焊盘层22和掩模层24。焊盘层22可以是例如采用热氧化工艺而形成的包括氧化硅的薄膜。焊盘层22可用作半导体衬底20和掩模层24之间的粘合层。焊盘层22也可用作蚀刻掩模层24的蚀刻停止层。在一些实施例中，例如采用低压化学汽相沉积（LPCVD），由氮化硅形成掩模层24。在其他实施例中，采用硅的热氮化、等离子体增强化学汽相沉积（PECVD）等来形成掩模层24。在后续的光刻工艺期间，将掩模层24用作硬掩模。在掩模层24上形成光刻胶26，然后对其进行图案化。参照图2，通过光刻胶26来蚀刻掩模层24和焊盘层22，露出下面的半导体衬底20。然后，蚀刻露出的半导体衬底20，形成沟槽28。半导体衬底20在相邻沟槽28之间的部分形成半导体条30。沟槽28可包括相互平行的条（从晶圆100的俯视图方向观察）。在对半导体衬底20进行蚀刻后，移除光刻胶26（图1）。接下来，可进行清洗步骤以移除半导体衬底20的原生氧化层（nativeoxide）。例如，可采用稀释的氢氟（HF）酸来进行清洗。接下来，如图3所示，用介电材料来填充沟槽28以形成浅沟槽隔离（STI）区32。根据一些实施例，形成STI区32包括形成衬垫氧化物（lineroxide）34，然后用介电材料36填充沟槽28的剩余部分，其中，衬垫氧化物34和介电材料36组合形成STI区32。衬垫氧化物34可以是其水平部分和垂直部分具有彼此相近厚度的共形层。例如，衬垫氧化物34可以是厚度在约至约之间的热氧化物层（诸如二氧化硅）。在一些实施例中，采用现场水汽生成（ISSG），用水蒸气或氢气（H本文档来自技高网...

【技术保护点】
一种器件，包括：衬底；隔离区，延伸至所述衬底内；半导体鳍，高于所述隔离区的顶面，所述半导体鳍具有第一晶格常数；半导体区，具有不同于所述第一晶格常数的第二晶格常数，所述半导体区包括：侧壁部分，位于所述半导体鳍的相对两侧；和顶部，位于所述半导体鳍的上方；以及应变缓冲层，位于所述半导体鳍和所述半导体区之间并且与所述半导体鳍和所述半导体区接触，所述应变缓冲层包括氧化物。

【技术特征摘要】
2013.04.26 US 13/871,7391.一种金属氧化物半导体(MOS)器件，包括：衬底；隔离区，延伸至所述衬底内；半导体鳍，高于所述隔离区的顶面，所述半导体鳍具有第一晶格常数；半导体区，具有不同于所述第一晶格常数的第二晶格常数，所述半导体区包括：侧壁部分，位于所述半导体鳍的相对两侧；和顶部，位于所述半导体鳍的上方；以及应变缓冲层，位于所述半导体鳍和所述半导体区之间并且与所述半导体鳍和所述半导体区接触，所述应变缓冲层包括氧化物，其中，所述半导体区位于栅极电介质和所述应变缓冲层之间。2.根据权利要求1所述的金属氧化物半导体器件，其中，所述应变缓冲层包括将所述半导体区的侧壁部分与所述半导体鳍的侧壁隔开的部分。3.根据权利要求2所述的金属氧化物半导体器件，其中，所述应变缓冲层将所述半导体区的侧壁部分与所述半导体鳍的侧壁完全隔开。4.根据权利要求1所述的金属氧化物半导体器件，其中，所述应变缓冲层包括位于所述半导体鳍的相对两侧的侧壁部分以及位于所述半导体鳍上方的顶部，所述应变缓冲层将所述半导体区与所述半导体鳍完全隔开。5.根据权利要求1所述的金属氧化物半导体器件，其中，所述第一晶格常数大于所述第二晶格常数。6.根据权利要求1所述的金属氧化物半导体器件，其中，所述第一晶格常数小于所述第二晶格常数。7.根据权利要求1所述的金属氧化物半导体器件，其中，所述半导体区形成鳍式场效应晶体管(FinFET)的沟道区，所述鳍式场效应晶体管还包括：所述栅极电介质，包括位于所述半导体区相对两侧的侧壁部分以及位于所述半导体区上方的顶部；以及栅电极，位于所述栅极电介质的上方。8.一种金属氧化物半导体(MOS)器件，包括：第一半导体区，所述第一半导体区具有第一晶格常数；第二半导体区，位于所述第一半导体区的上方，所述第二半导体区具有不同于所述第一晶格常数的第二晶格常数；应变缓冲层，位于所述第一半导体区和所述第二半导体区之间并且与所述第一半导体区和所述第二半导体区接触，所述应变缓冲层包括所述第一半导体区的氧化物和所述第二半导体区的氧化物；栅极电介质，位于所述第二半导体区上方；以及栅电极，位于所述栅极电介质上方。9.根据权利要求8所述的金属氧化物半导...

【专利技术属性】
技术研发人员：黄玉莲，李东颖，陈忠贤，刘继文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71