集成电路系统和存储系统技术方案

本发明专利技术涉及一种集成电路系统，包括：第一芯片，包括被配置成产生第一周期信号的第一周期信号发生单元，将从集成电路系统外部的电路施加来的第一信号传送至第二芯片，以及将从第二芯片传送来的第二信号传送至集成电路系统外部的电路；以及第二芯片，包括被配置成产生第二周期信号的第二周期信号发生单元、被配置成产生与第一周期信号和第二周期信号的周期之差相对应的码的码发生单元、以及被配置成通过使用根据码而改变的延迟值来延迟第二信号的延迟单元。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及ー种集成电路系统。
技术介绍
在集成电路系统领域中，半导体装置的封装技术可以包括诸如小型化和高容量的特征。层叠式半导体封装的各种技术可以在安装效率和小型化及高容量方面提供令人满意的結果。可以通过层叠单个半导体芯片且同时将层叠的半导体芯片封装的方法以及层叠单个封装好的半导体封装的方法来制造层叠式半导体封装。层叠式半导体封装的半导体芯片经由金属线或穿通硅通孔(TSV)电连接。在使用金属线的现有的层叠式半导体封装中，由于电信号是经由金属线来交換，因此操作速度降低。另外，由于使用多个金属线，因此层叠式半导体封装的电特性变差。此夕卜，在现有的层叠式半导体封装中，由于需要用于形成金属线的额外区域，因此，层叠式半导体封装的总体尺寸増大，且由于半导体芯片的引线键合需要间隙，因此层叠式半导体封装的总体高度増加。一般而言，使用穿通硅通孔的层叠式半导体封装包括:被定义成穿通半导体芯片的通孔孔洞、通过在通孔孔洞中填充导电物质而形成的穿通硅通孔、以及通过TSV电连接的上半导体芯片和下半导体芯片。层叠式半导体封装通常包括至少ー个主芯片和多个从芯片。主芯片是控制所述多个从芯片且与层叠式半导体封装外部的电路连接的芯片，且从芯片是在主芯片的直接控制下或在主芯片所传送的信号的控制下操作的芯片。此后，将以存储系统为例来描述层叠式半导体封装的操作。在存储系统中，主芯片通常是位于层叠式半导体封装中的最低位置处、被施加来自存储控制器的命令、地址、数据信号等并且将它们传送到从芯片的芯片。主芯片也可用作将从芯片的输出数据传送至存储控制器的接ロ。多个从芯片使用主芯片所传送的命令和地址储存或输出数据。在此实例中，所述多个从芯片的操作速度可能会根据处理条件或PVT(エ艺、电压和温度)条件而彼此不同。此处，将以读取操作为例来说明所述多个从芯片的操作速度如何变得彼此不同。当从内存控制器施加读取命令和地址时，主芯片将读取命令和地址传送至各个从芯片。每个从芯片将读取命令与地址组合并且产生用于输出数据的信号和用于确定何时向主芯片输出数据的信号。用于确定何时向主芯片传送所述输出的数据的信号通常称为选通信号。选通信号是通过从芯片中的不与时钟同步的逻辑产生的。就此而言，用于产生选通信号的逻辑的延迟值根据制造从芯片所经的处理或PVT条件而改变。因此，在各个从芯片中，选通信号何时被激活的时间变得彼此不同，且因此，各个从芯片的输出数据何时加载在穿通硅通孔上且传送至主芯片也变得彼此不同。更具体而言，在DRAM所定义的规范中的tAA (数据存取时间)方面发生歪斜(skew)。主芯片使用在主芯片中产生的时钟或施加给主芯片的时钟将从所述多个从芯片传送来的数据传送至存储控制器。因此，如果向主芯片传送各个从芯片的数据的时间变得彼此不同，则余量由于歪斜的发生而降低。
技术实现思路
本专利技术的实施例涉及ー种集成电路系统，所述集成电路系统包括多个芯片且能够减小在具有不同操作速度的所述多个芯片之间的操作时序上的变化。根据本专利技术的一个实施例，ー种集成电路系统包括:第一芯片，包括被配置成产生第一周期信号的第一周期信号发生单元，将从集成电路系统外部的电路施加的第一信号传送至第二芯片以及将从第二芯片传送来的第二信号传送至集成电路系统外部的电路；以及第二芯片，包括被配置成产生第二周期信号的第二周期信号发生单元、被配置成产生与第一周期信号和第二周期信号的周期之差相对应的码的码发生单元、以及被配置成通过使用根据所述码而改变的延迟值来延迟第二信号的延迟单元。根据本专利技术的另ー个实施例，ー种集成电路系统包括:第一芯片，所述第一芯片包括被配置成产生第一周期信号的第一周期信号发生单元，将从集成电路系统外部的电路施加来的第一信号传送至第二芯片以及将从第二芯片传送来的第二信号传送至集成电路系统外部的电路；以及第ニ芯片，包括被配置成产生第二周期信号的第二周期信号发生单元、被配置成产生与第一周期信号和第二周期信号的周期之差相对应的码的码发生单元、以及被配置成在根据所述码所定的时刻向第一芯片传送第二信号的输出控制単元。根据本专利技术的另ー个实施例，ー种存储系统包括:主芯片，包括被配置成产生第一周期信号的第一周期信号发生单元，将从存储系统外部的电路施加来的命令、地址及数据传送至从芯片以及将从所述从芯片传送来的输出数据传送至存储系统外部的电路；以及从芯片，包括被配置成产生第二周期信号的第二周期信号发生单元、被配置成产生与第一周期信号和第二周期信号的周期之差相对应的码的码发生单元、以及被配置成在根据所述码确定的时刻向主芯片传送输出数据的数据输出控制单元。根据本专利技术的另ー个实施例，ー种集成电路系统包括:第一芯片，包括被配置成产生第一周期信号的第一周期信号发生单元，将从集成电路系统外部的电路施加来的第一信号传送至第二芯片、以及将从第二芯片传送来的第二信号传送至集成电路系统外部的电路；以及第二芯片，包括被配置成产生第二周期信号的第二周期信号发生单元、被配置成比较第一周期信号与第二周期信号的相位并产生码的码发生单元、以及被配置成通过使用根据所述码而改变的延迟值来延迟第二信号的延迟单元。根据本专利技术的又一个实施例，ー种集成电路系统包括:第一芯片，包括被配置成产生第一周期信号的第一周期信号发生单元，将从集成电路系统外部的电路施加来的第一信号传送至第二芯片以及将从第二芯片传送来的第二信号传送至集成电路系统外部的电路；以及第ニ芯片，包括被配置成产生第二周期信号的第二周期信号发生单元、被配置成比较第一周期信号与第二周期信号的相位并产生码的码发生单元、以及被配置成在根据所述码确定的时刻向第一芯片传送第二信号的输出控制単元。根据本专利技术的再一个实施例，ー种存储系统包括:主芯片，包括被配置成产生第一周期信号的第一周期信号发生单元，将从存储系统外部的电路施加来的命令、地址及数据传送至从芯片以及将从所述从芯片传送来的传送数据传送至存储系统外部的电路；以及从芯片，包括被配置成产生第二周期信号的第二周期信号发生单元、被配置成比较第一周期信号与第二周期信号的相位并产生码的码发生单元、以及被配置成在根据所述码确定的时刻向主芯片传送所述传送数据的输出控制单元。附图说明图1是根据本专利技术的一个实施例的集成电路系统的配置图。图2是图1中所示的集成电路系统的第二芯片中所包括的码发生単元的配置图。图3是根据本专利技术的另ー个实施例的集成电路系统的配置图。图4是根据本专利技术的另ー个实施例的集成电路系统的配置图。图5是根据本专利技术的另ー个实施例的集成电路系统的配置图。具体实施例方式下文将參考附图更详细地描述本专利技术的示例性实施例。然而，本专利技术可以用不同的形式实施且不应解释为局限于本文中所述的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，且将把本专利技术的范围完全传达给本领域技术人员。在本说明书中，相同的附图标记在本说明书的各个附图和实施例中表示相同的部件。在以下说明中，虽然未在图中示出，但芯片之间的信号传送是经由穿通硅通孔(TSV)来实施的，穿通硅通孔将芯片彼此连接。图1是根据本专利技术的一个实施例的集成电路系统的配置图。參考图1，集成电路系统包括第一芯片110和第二芯片120。本专利技术的实施例可应用于以下集成电路系统:根据エ艺或PVT条件而具有不同操作速度的多个芯本文档来自技高网...

【技术保护点】
一种集成电路系统，包括：第一芯片，所述第一芯片包括被配置成产生第一周期信号的第一周期信号发生单元，将从所述集成电路系统外部的电路施加来的第一信号传送至第二芯片以及将从所述第二芯片传送来的第二信号传送至所述集成电路系统外部的所述电路；以及所述第二芯片，所述第二芯片包括被配置成产生第二周期信号的第二周期信号发生单元、被配置成产生与所述第一周期信号和所述第二周期信号的周期之差相对应的码的码发生单元、以及被配置成通过使用根据所述码而改变的延迟值来延迟所述第二信号的延迟单元。

【技术特征摘要】
2011.11.02 KR 10-2011-01136221.一种集成电路系统，包括: 第一芯片，所述第一芯片包括被配置成产生第一周期信号的第一周期信号发生单元，将从所述集成电路系统外部的电路施加来的第一信号传送至第二芯片以及将从所述第二芯片传送来的第二信号传送至所述集成电路系统外部的所述电路；以及 所述第二芯片，所述第二芯片包括被配置成产生第二周期信号的第二周期信号发生单元、被配置成产生与所述第一周期信号和所述第二周期信号的周期之差相对应的码的码发生単元、以及被配置成通过使用根据所述码而改变的延迟值来延迟所述第二信号的延迟单J Li o2.按权利要求1所述的集成电路系统，其中，所述第一周期信号和所述第二周期信号的周期根据エ艺、电压和温度即PVT条件而改变。3.按权利要求1所述的集成电路系统，其中，所述码发生単元被配置成对所述第一芯片中产生的參考时钟进行计数并且产生与所述第一周期信号和所述第二周期信号的周期之差相对应的所述码。4.按权利要求1所述的集成电路系统，其中，所述第一周期信号发生单元和所述第二周期信号发生单元包括由相同电路构成的振荡器。5.按权利要求1所述的集成电路系统，其中，所述延迟単元包括响应于所述码而被激活或去激活的多个单位延迟部。6.按权利要求5所述的集成电路系统，其中，所述多个単位延迟部在不与时钟同步的情况下延迟信号。7.按权利要求3所述的集成电路系统，其中，所述码发生単元包括: 第一初级码发生部，所述第一初级码发生部被配置成对所述參考时钟计数并产生与所述第一周期信号的周期相对应的第一初级码； 第二初级码发生部，所述第二初级码发生部被配置成对所述參考时钟计数并产生与所述第二周期信号的周期相对应的第二初级码；以及 结果计算部，所述结果计算部被配置成通过使用所述第一初级码与所述第二初级码的差来产生所述码。8.一种集成电路系统，包括: 第一芯片，所述第一芯片包括被配置成产生第一周期信号的第一周期信号发生单元，将从所述集成电路系统外部的电路施加来的第一信号传送至第二芯片以及将从所述第二芯片传送来的第二信号传送至所述集成电路系统外部的所述电路；以及 所述第二芯片，所述第二芯片包括被配置成产生第二周期信号的第二周期信号发生单元、被配置成产生与所述第一周期信号和所述第二周期信号的周期之差相对应的码的码发生単元、以及被配置成在根据所述码确定的时刻向所述第一芯片传送所述第二信号的输出控制单元。9.按权利要求8所述的集成电路系统，其中，所述第一周期信号和所述第二周期信号的周期根据エ艺、电压和温度即PVT条件而改变。10.按权利要求8所述的集成电路系统，其中，所述码发生単元被配置成对在所述第一芯片中产生的參考时钟计数并产生与所述第一周期信号和所述第二周期信号的周期之差相对应的所述码。11.按权利要求8所述的集成电路系统，其中，所述输出控制单元包括: 选通部，所述选通部被配置成在选通信号被激活的时刻向所述第一芯片传送所述第二信号；以及 延迟线，所述延迟线被配置成根据所述码控制所述选通信号的延迟值。12.按权利要求11所述的集成电路系统，其中，所述延迟线包括响应于所述码而被激活或去激活的多个单位延迟部。13.按权利要求12所述的集成电路系统，其中，所述多个単位延迟部在不与时钟同步的情形下延迟信号。14.一种存储系统，包括: 主芯片，所述主芯片包括被配置成产生第一周期信号的第一周期信号发生单元，将从所述存储系统外部的电路施加来的命令、地址和数据传送至从芯片以及将从所述从芯片传送来的输出数据传送至所述存储系统外部的所述电路；以及 所述从芯片，所述从芯片包括被配置成产生第二周期信号的第二周期信号发生单元、被配置成产生与所述第一周期信号和所述第二周期信号的周期之差相对应的码的码发生単元、以及被配置成在根据所述码确定的时刻向所述主芯片传送所述输出数据的数据输出控制单元。15.按权利要求14所述的存储系统，其中，所述第一周期信号和所述第二周期信号的周期根据エ艺、电压和温度即PVT条件而改变。16.按权利要求14所述的存储系统，其中，所述码发生単元被配置成对在所述主芯片中产生的參考时钟计数并产 生与所述第一周期信号和所述第二周期信号的周期之差相对应的所述码。17.按权利要求14所述的存储系统，其中，所述数据输出控制単元包括: 选通部，所述选通部被配置成在选通信号激活的时间向所述主芯片传送所述输出数据；以及 延迟线，所述延迟线被配置成根据所述码控制所述选通信号的延迟值。18.按权利要求14所述的存储系统，其中，经由穿通所述主芯片和所述从芯片而形成的穿硅硅通孔来实施所述主芯片与所述从芯片之间的所述命令、所述地址、所述数据和所述输出数据的传送。19.一种集成电路系统,包括: 第一芯片，所述第一芯片包括被配置成产生第一周期信号的第一周期信号发生单元，将从所述集成电路系统外部的电路施加来的第一信号传送至第二芯片以及将从所述第二芯片传送来的第二信号传送至所述集成电路系统外部的所述电路；以及 所述第二芯片，所述第二芯片包括被配置成产生第二周期信号的第二周期信号发生单元、被配置成比较所述第一周期信号与所述第二周期信号的相位且产生码的码发生单元、以及被配...

【专利技术属性】
技术研发人员：边相镇，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：