半导体装置及其数据传输方法制造方法及图纸

本发明专利技术提供一种半导体装置及其数据传输方法。所述半导体装置包括正常数据线、辅助数据线和数据线选择单元。正常数据线与数据线选择单元连接。辅助数据线与数据线选择单元连接。数据线选择单元被配置为响应于命令信号而将数据输出至正常数据线和辅助数据线之一。

【技术实现步骤摘要】
半导体装置及其数据传输方法相关申请的交叉引用本申请要求2011年8月26日向韩国知识产权局提交的韩国专利申请No.10-2011-0085677的优先权，其全部内容通过引用合并于此。
本专利技术涉及一种半导体装置，更具体而言涉及一种3D(三维)半导体装置及其数据传输方法。
技术介绍
为了改善半导体装置的集成度，已开发出3D(三维)半导体装置。3D半导体装置通常包括被层叠并封装的多个芯片以增加集成度。在3D半导体装置中，因为垂直层叠两个或更多个芯片，故可以在相同的面积内实现最大的集成度。可以用各种方法来实现3D半导体装置。在其中一种方法中，可以层叠具有相同结构的多个芯片，然后利用诸如金属线的导线将所述多个芯片彼此连接，使得所述多个芯片如同一个半导体装置操作。近年来，本领域已公开一种TSV(穿通硅通孔，through-siliconvia)式半导体装置，其中，穿通硅通孔被形成为贯穿多个层叠的芯片，使得所有芯片彼此电连接。在TSV式半导体装置中，因为穿通硅通孔垂直地贯穿各个芯片以将各个芯片彼此电连接，所以相比于经由外围引线将各个芯片彼此连接的半导体装置而言，可以有效地减小封装的面积。构成3D半导体装置的多个芯片通常通过分成多个物理存储列(physicalrank)或逻辑存储列(logicalrank)来进行操作。也就是说，进行配置使得响应于芯片选择命令或地址而选中的存储列来执行数据读取或写入操作。所述多个存储列每个都共享数据输入/输出线和数据焊盘。数据输入/输出线经由贯穿所述多个芯片的穿通硅通孔而彼此连接，并经由与设置在主芯片中的共享数据焊盘连接的共享通道而与外部控制器通信。在典型的半导体装置中，因为数据输入线和数据输出线是共同使用的，所以利用预定时间间隔来执行读取和写入操作以避免冲突。在上述3D半导体装置的情况中，因为物理存储列或逻辑存储列可以独立执行读取和写入操作，所以可以利用在读取或写入操作之前来被固定的预定时间间隔来执行读取和写入操作。由于针对同一个存储列的连续读取和写入操作是以预定时间间隔来执行的，所以不会产生问题。然而，当在对第二存储列执行读取或写入操作之后立即对第一存储列执行读取或写入操作时，则有可能发生数据冲突。特别是，在对第一存储列执行写入操作之后立即对第二存储列执行读取操作的情况下，数据冲突的机率增加。
技术实现思路
本文说明一种具有辅助数据线并且可以在连续的写入和读取操作中防止数据冲突的半导体装置及其数据传输方法。在本专利技术的一个实施例中，提供了一种半导体装置，所述半导体装置包括：正常数据线，所述正常数据线与数据线选择单元连接；辅助数据线，所述辅助数据线与所述数据线选择单元连接；以及所述数据线选择单元，所述数据线选择单元被配置为响应于命令信号而将数据输出至所述正常数据线和所述辅助数据线之一。在本专利技术的另一个实施例中，提供了一种包括相互层叠的多个芯片的半导体存储装置包括：正常数据线，所述正常数据线由所述多个芯片共享以用于传送数据；辅助数据线，所述辅助数据线由所述多个芯片共享以用于传送数据；以及数据线选择单元，所述数据线选择单元被设置在各个芯片中，且被配置为响应于命令信号而将数据输出至所述正常数据线和所述辅助数据线之一。在本专利技术的另一个实施例中，提供了一种半导体装置的数据传输方法，所述半导体装置包括共享正常数据线和辅助数据线的第一芯片和第二芯片，所述方法包括以下步骤：响应于第一芯片的写入命令而经由所述正常数据线将写入数据传送至所述第一芯片；判断所述第二芯片的读取命令是否是在所述第一芯片的写入命令输入后在预定时间内输入的；以及根据判断结果而将读取数据输出至所述正常数据线和所述辅助数据线之一。在本专利技术的另一个实施例中，一种半导体装置的数据传输方法，所述半导体装置包括多个芯片，所述多个芯片通过被分成多个存储列来进行操作，所述多个存储列至少包括第一存储列和第二存储列，并且所述多个芯片共享正常数据线和辅助数据线，所述方法包括以下步骤：响应于一个存储列的写入命令而经由所述正常数据线将写入数据传送至所述一个存储列；判断所述另一个存储列的读取命令是否是在所述一个存储列的写入命令输入后在预定时间内输入；以及根据判断结果将所述另一个存储列的读取数据输出至所述正常数据线和所述辅助数据线之一。附图说明结合附图对本专利技术的特征、方面和实施例进行描述，其中：图1是根据本专利技术的一个实施例的半导体装置的配置的示意性图示；图2是示出图1所示的数据线选择单元的一个示例性实施例的配置的框图；图3是图2所示的控制信号发生部的一个示例性实施例的配置的图示；图4A和4B是解释根据本专利技术的一个实施例的半导体装置的操作的时序图；以及图5是将构成半导体装置的多个芯片分成存储列的方法的图示。具体实施方式以下将参照附图通过示例性实施例说明根据本专利技术的实施例的半导体装置和数据传输方法。图1是根据本专利技术的一个实施例的半导体装置1的配置的示意性图示。虽然图1中示范出层叠三个芯片，但应注意，层叠的芯片的数目并无具体限制。在半导体装置1中，示范出位于最下方的芯片对应于主芯片MASTER，而层叠在主芯片MASTER上的芯片对应于从芯片SLAVE1和SLAVE2。其中主芯片MASTER与从芯片SLAVE1和SLAVE2的作用有所区分的半导体装置1可以经由主芯片MASTER与外部控制器通信。因此，层叠的芯片MASTER、SLAVE1和SLAVE2被构造成共享数据线和数据焊盘。在图1中，从芯片SLAVE1和SLAVE2包括存储体21和31、输入/输出驱动单元22和32、以及数据线选择单元23和33。虽然与从芯片SLAVE1和SLAVE2类似地将主芯片MASTER示范成包括存储体11、输入/输出驱动单元12、以及数据线选择单元13，但主芯片MASTER可以视应用而定而包括其它的构成元件。存储体11、21和31包括储存数据的多个存储器单元阵列。输入/输出驱动单元12、22和32将经由各个芯片MASTER、SLAVE1和SLAVE2的数据线GIO_M、GIO_S1和GIO_S2传送来的数据储存到存储体11、21和31中。输入/输出驱动单元12、22和32还可以将储存在存储体11、21和31中的数据输出至数据线GIO_M、GIO_S1和GIO_S2。在图1中，各个芯片MASTER、SLAVE1和SLAVE2的数据线GIO_M、GIO_S1和GIO_S2与正常数据线CGIO和辅助数据线SGIO共同连接。正常数据线CGIO与各个芯片MASTER、SLAVE1和SLAVE2的数据线GIO_M、GIO_S1和GIO_S2共同连接，并且可以将各个芯片MASTER、SLAVE1和SLAVE2所输出的数据传送至数据焊盘15。正常数据线CGIO还可以将经由数据焊盘15输入的数据传送至各个芯片MASTER、SLAVE1和SLAVE2。辅助数据线SGIO也可以包括与正常数据线CGIO相同数目的线。类似于正常数据线CGIO，辅助数据线SGIO与各个芯片MASTER、SLAVE1和SLAVE2的数据线GIO_M、GIO_S1和GIO_S2共同连接。因为正常数据线CGIO和辅助数据线SGIO与各个芯片MASTER、SLAVE1和SLAVE2的数据线GIO_M、GIO_S1和GIO_S2共同连本文档来自技高网...

【技术保护点】
一种半导体装置，包括：正常数据线，所述正常数据线与数据线选择单元连接；辅助数据线，所述辅助数据线与所述数据线选择单元连接；以及所述数据线选择单元，所述数据线选择单元被配置为响应于命令信号而将数据输出至所述正常数据线和所述辅助数据线之一。

【技术特征摘要】
2011.08.26 KR 10-2011-00856771.一种半导体装置，包括：正常数据线，所述正常数据线与数据线选择单元连接；辅助数据线，所述辅助数据线与所述数据线选择单元连接；以及所述数据线选择单元，所述数据线选择单元被配置为响应于命令信号而将数据输出至所述正常数据线和所述辅助数据线之一，其中，所述命令信号包括写入命令和读取命令，并且其中，当所述读取命令是在所述写入命令输入后在预定时间内输入时，所述数据线选择单元将数据输出至所述辅助数据线。2.如权利要求1所述的半导体装置，其中，所述数据线选择单元包括：控制信号发生部，所述控制信号发生部被配置为响应于所述写入命令、所述读取命令、以及操作信息信号而产生路径选择信号；以及路径选择部，所述路径选择部被配置为响应于所述路径选择信号而将数据输出至所述正常数据线和所述辅助数据线之一。3.如权利要求2所述的半导体装置，其中，所述操作信息信号包括所述预定时间，所述读取命令能够在所述写入命令输入后在所述预定时间之后输入。4.一种包括相互层叠的多个芯片的半导体装置，包括：正常数据线，所述正常数据线由所述多个芯片共享以用于传送数据；辅助数据线，所述辅助数据线由所述多个芯片共享以用于传送数据；以及数据线选择单元，所述数据线选择单元被设置在各个芯片中，且被配置为响应于命令信号而将数据输出至所述正常数据线和所述辅助数据线之一，其中，所述命令信号包括写入命令和读取命令，并且其中，所述数据线选择单元被配置为，当所述读取命令是在所述写入命令输入至第二芯片之后在预定时间以内输入至第一芯片时，将所述第一芯片的数据输出至所述辅助数据线。5.如权利要求4所述的半导体装置，其中，所述数据线选择单元每个都包括：控制信号发生部，所述控制信号发生部被配置为响应于所述写入命令、所述读取命令、以及操作信息信号而产生路径选择信号；以及路径选择部，所述路径选择部被配置为响应于所述路径选择信号而将所述第一芯片的数据输出至所述正常数据线和所述辅助数据线之一。6.如权利要求5所述的半导体装置，其中，所述操作信息信号包括所述预定时间，所述读取命令能够在所述写入命令输入至所述第二芯片后在所述预定时间之后输入至所述第二芯片。7.如权利要求4所述的半导体装置，其中，所述多个芯片通过被分成多个存储列来进行操作，并且其中，所述数据线选择单元被配置为，当所述读取命令是在所述写入命令输入至第二存储列之后在预定时间以内输入至第一存储列时，将所述第一存储列的数据输出至所述辅助数据线。8.如权利要求7所述...

【专利技术属性】
技术研发人员：边相镇，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：