半导体测试结构及其测试方法、检测方法技术

一种半导体测试结构及其测试方法，其中所述半导体测试结构，由若干呈行列分布的双镶嵌结构构成若干条串联的子测试链，子测试链的首端和首端相连，尾端和尾端相连，使若干条子测试链串联，构成半导体测试结构，节省了空间，通过测试半导体测试结构的电阻，从而判断双镶嵌结构是否存在缺陷，测试方法简单，测试效率高。

【技术实现步骤摘要】
半导体测试结构及其测试方法、检测方法
本专利技术涉及半导体制作领域，特别涉及一种半导体测试结构及其测试方法。
技术介绍
静态随机存储器（SRAM）作为挥发性存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品（智能卡、数码相机、多媒体播放器）等领域。图1为现有6T结构的SRAM存储器的存储单元的电路结构示意图，所述存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4，第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管，第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管，第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管，第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极电连接，形成第二存储节点12。第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL电连接；第三NMOS晶体管N3的漏极与第一位线BL电连接，第四NMOS晶体管N4的漏极与第二位线（互补位线）BLB电连接；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。现有的SRAM存储器的集成制造工艺中，首先在半导体衬底上形成行列排布的若干存储单元，每个存储单元具有至少4个晶体管；然后形成覆盖半导体衬底和存储单元的介质层；然后在介质层中形成金属互连线、字线、位线和双镶嵌结构，所述双镶嵌结构用于将金属互连线、字线和位线与存储单元中晶体管的栅极、源极或漏极相连。现有双镶嵌结构通过电镀工艺形成，但是随着特征尺寸的不断减小，双镶嵌结构中容易形成缺陷，从而影响最终形成的SRAM存储器的稳定性，而现有并没有有效检测双镶嵌结构是否存在缺陷的方法。更多关于SRAM存储器的介绍请参考公开号为US2007/0241411A1的美国专利。
技术实现思路
本专利技术解决的问题是提供一种用于双镶嵌结构中缺陷的检测结构和检测方法。为解决上述问题，本专利技术技术方案提供了一种半导体测试结构，包括：半导体衬底，位于半导体衬底上的底层介质层，底层介质层中具有若干第一连接结构；位于底层介质层上的中间介质层，中间介质层中具有若干呈行列分布的双镶嵌结构，每个双镶嵌结构具有第一插塞和位于第一插塞上的金属块；位于中间介质层上的顶层介质层位于，顶层介质层中具有若干第二连接结构和第三连接结构，中间介质层中的每一行中的第一个双镶嵌结构的第一插塞通过一个第一连接结构与同一行中相邻的第二个双镶嵌结构的第一插塞相连，第二个双镶嵌结构的金属块通过一个第二连接结构与同一行中相邻的第三个双镶嵌结构的金属块相连，直至第n-1个双镶嵌结构的第一插塞通过一个第一连接结构与同一行中相邻的第n个双镶嵌结构的第一插塞相连，构成一条串联的子测试链，第三连接结构将相邻的子测试链的首端和首端相连，尾端和尾端相连，使若干条子测试链串联，构成半导体测试结构。可选的，所述双镶嵌结构的金属块的长度和宽度的比值范围为1:1~6:1。可选的，所述行列分布的双镶嵌结构中，不同双镶嵌结构的金属块的面积不相同。可选的，所述行列分布的双镶嵌结构中，双镶嵌结构的金属块的排布方向相同或不同，金属块的长度和宽度的比值相同或不同。可选的，行列分布的双镶嵌结构中，每一行中的双镶嵌结构的金属块的长度和宽度的比值相同，每一行中相邻的双镶嵌结构的金属块的排布方向相同。可选的，行列分布的双镶嵌结构中，每一行中的相邻的双镶嵌结构的金属块的长度和宽度的比值相同，且每一行中相邻的双镶嵌结构的金属块的排布方向不相同。可选的，相邻行中对应位置的双镶嵌结构的金属块的排布方向相同或不相同。可选的，行列分布的双镶嵌结构中，每一行中双镶嵌结构的金属块的长度和宽度的比值不相同，相邻行中对应位置的双镶嵌结构的金属块的排布方向相同或不相同。可选的，所述中间介质层为多层的中间子介质层构成的堆叠结构，每一层的中间子介质层中具有若干呈行列分布的双镶嵌结构，相邻两层的中间子介质层中若干呈行列分布的双镶嵌结构的位置相对应，且位于上层的中间子介质层中的双镶嵌结构的第一插塞与位于下层的中间子介质层中的双镶嵌结构的金属块相连接。可选的，相邻两层的中间子介质层中对应位置的双镶嵌结构的金属块的长度和宽度的比值和排布方向相同。可选的，相邻两层的中间子介质层中对应位置的双镶嵌结构的金属块的长度和宽度的比值相同，排布方向不相同。可选的，相邻两层的中间子介质层中对应位置的双镶嵌结构的金属块的长度和宽度的比值不相同，排布方向不相同。可选的，所述半导体衬底上还具有器件区域，所述器件区域形成有半导体器件，器件区域上的底层介质层、中间介质层和顶层介质层中形成有与半导体器件相连的互连结构，所述互连结构包括双镶嵌结构，半导体测试结构中的双镶嵌结构与器件区域上的双镶嵌结构的长度和宽度的比值和排布方向相同，且形成工艺相同。可选的，所述器件区域上和半导体测试结构中的双镶嵌结构的材料为铜，形成工艺为电镀工艺，所述半导体器件为行列排布的SRAM存储单元。可选的，所述第一连接结构、第二连接结构和第三连接结构的设计尺寸大于半导体测试结构中双镶嵌结构的设计尺寸。本专利技术技术方案提供了还提供了一种测试方法，包括：提供权项所述的半导体测试结构；在所述半导体测试结构的两端施加一测试电压，测量半导体测试结构中通过的测试电流，计算获得测试电阻；将所述测试电阻与基准电阻相比较，若测试电阻大于基准电阻，则半导体测试结构中的双镶嵌结构异常，若测试电阻等于基准电阻，则正常。可选的，所述基准电阻为基准值和阈值之和。可选的，所述阈值的范围为-10%×基准值~+10%×基准值。可选的，还包括：若测试电阻大于基准电阻，双镶嵌结构异常时，对所述半导体测试结构中某一行或多行的双镶嵌结构进行剖片，从而判断哪种长度和宽度的比值以及排布方向的金属块对应的双镶嵌结构存在异常。本专利技术技术方案提供了一种检测方法，包括：提供所述的半导体测试结构；对所述半导体测试结构中某一行或多行的双镶嵌结构进行剖片；对所述剖片后双镶嵌结构进行检查，判断所述双镶嵌结构是否存在缺陷。与现有技术相比，本专利技术技术方案具有以下优点：本专利技术的半导体测试结构，由若干呈行列分布的双镶嵌结构构成若干条串联的子测试链，子测试链的首端和首端相连，尾端和尾端相连，使若干条子测试链串联，构成半导体测试结构，节省了空间，通过测试半导体测试结构的电阻，从而判断双镶嵌结构是否存在缺陷。进一步，所述行列分布的双镶嵌结构中，双镶嵌结构的金属块的排布方向相同或不同，金属块的长度和宽度的比值相同或不同，因此通过测试半导体测试结构的电阻，从而可以判断尺寸相同或不同，且排布方向相同本文档来自技高网...

【技术保护点】
一种半导体测试结构，其特征在于，包括：半导体衬底，位于半导体衬底上的底层介质层，底层介质层中具有若干第一连接结构；位于底层介质层上的中间介质层，中间介质层中具有若干呈行列分布的双镶嵌结构，每个双镶嵌结构具有第一插塞和位于第一插塞上的金属块；位于中间介质层上的顶层介质层，顶层介质层中具有若干第二连接结构和第三连接结构，中间介质层中的每一行中的第一个双镶嵌结构的第一插塞通过一个第一连接结构与同一行中相邻的第二个双镶嵌结构的第一插塞相连，第二个双镶嵌结构的金属块通过一个第二连接结构与同一行中相邻的第三个双镶嵌结构的金属块相连，直至第n‑1个双镶嵌结构的第一插塞通过一个第一连接结构与同一行中相邻的第n个双镶嵌结构的第一插塞相连，构成一条串联的子测试链，第三连接结构将相邻的子测试链的首端和首端相连，尾端和尾端相连，使若干条子测试链串联，构成半导体测试结构，其中，所述行列分布的双镶嵌结构中包括不同的双镶嵌结构，所述不同的双镶嵌结构的金属块的面积、长度和宽度的比值以及排布方向的至少其中之一不同。

【技术特征摘要】
1.一种半导体测试结构，其特征在于，包括：半导体衬底，位于半导体衬底上的底层介质层，底层介质层中具有若干第一连接结构；位于底层介质层上的中间介质层，中间介质层中具有若干呈行列分布的双镶嵌结构，每个双镶嵌结构具有第一插塞和位于第一插塞上的金属块；位于中间介质层上的顶层介质层，顶层介质层中具有若干第二连接结构和第三连接结构，中间介质层中的每一行中的第一个双镶嵌结构的第一插塞通过一个第一连接结构与同一行中相邻的第二个双镶嵌结构的第一插塞相连，第二个双镶嵌结构的金属块通过一个第二连接结构与同一行中相邻的第三个双镶嵌结构的金属块相连，直至第n-1个双镶嵌结构的第一插塞通过一个第一连接结构与同一行中相邻的第n个双镶嵌结构的第一插塞相连，构成一条串联的子测试链，第三连接结构将相邻的子测试链的首端和首端相连，尾端和尾端相连，使若干条子测试链串联，构成半导体测试结构，其中，所述行列分布的双镶嵌结构中包括不同的双镶嵌结构，所述不同的双镶嵌结构的金属块的面积、长度和宽度的比值以及排布方向的至少其中之一不同。2.如权利要求1所述的半导体测试结构，其特征在于，所述双镶嵌结构的金属块的长度和宽度的比值范围为1:1～6:1。3.如权利要求1所述的半导体测试结构，其特征在于，所述行列分布的双镶嵌结构中，每一行中的相邻的双镶嵌结构的金属块的长度和宽度的比值相同，且每一行中相邻的双镶嵌结构的金属块的排布方向不相同。4.如权利要求1所述的半导体测试结构，其特征在于，相邻行中对应位置的双镶嵌结构的金属块的排布方向不相同。5.如权利要求1所述的半导体测试结构，其特征在于，所述行列分布的双镶嵌结构中，每一行中双镶嵌结构的金属块的长度和宽度的比值不相同，相邻行中对应位置的双镶嵌结构的金属块的排布方向相同或不相同。6.如权利要求1所述的半导体测试结构，其特征在于，所述中间介质层为多层的中间子介质层构成的堆叠结构，每一层的中间子介质层中具有若干呈行列分布的双镶嵌结构，相邻两层的中间子介质层中若干呈行列分布的双镶嵌结构的位置相对应，且位于上层的中间子介质层中的双镶嵌结构的第一插塞与位于下层的中间子介质层中的双镶嵌结构的金属块相连接。7.如权利要求6所述的半导体测试结构，其特征在于，相邻两层的中间子介质层中对应位置的双镶嵌...

【专利技术属性】
技术研发人员：白凡飞，鲍宇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海,31