半导体测试结构及测试方法技术

一种半导体测试结构及测试方法，所述半导体测试结构包括：第一测试端、第二测试端和呈矩阵排列的若干MOS晶体管，所述MOS晶体管的源极、漏极、衬底接地，所述MOS晶体管包括第一MOS晶体管和第二MOS晶体管，位于所述矩阵中间位置的第一MOS晶体管的栅极与第一测试端相连接，位于所述矩阵边缘位置的第二MOS晶体管的栅极与第二测试端相连接。通过分别在第一测试端和第二测试端上施加测试信号，分别对处于矩阵中间位置的第一MOS晶体管和处于矩阵边缘位置的第二MOS晶体管进行测试，有利于评估栅介质层的质量，有利于提高测试结果的精确性。

Semiconductor test structure and test method

A semiconductor test structure and test method, including the semiconductor test structure: the first test end, second test end and a plurality of MOS transistors arranged in a matrix, the source of the MOS transistor, drain and substrate grounding, the MOS transistor comprises a first MOS transistor and the second transistor gate of the first transistor MOS, MOS situated in the middle of the matrix is connected with the first end of the test, the test is second and second gate MOS transistor is located on the edge of the connection matrix. Through the test signal applied to the first end and the second end test test, were tested on the first MOS transistor in the middle position of the matrix and the second MOS transistor matrix in the edge position, has the quality to evaluate the gate dielectric layer, is conducive to improving the accuracy of test results.

【技术实现步骤摘要】
半导体测试结构及测试方法
本专利技术涉及半导体测试领域，特别涉及一种半导体测试结构及测试方法。
技术介绍
随着超大规模集成电路的集成度的不断提高，MOS晶体管的尺寸不断变小，根据按比例缩小法则，MOS晶体管的栅极的栅介质层的厚度也在不断变薄。但由于MOS晶体管的栅极电压不会持续降低，因此较强的电场强度对所述栅介质层的影响变得越来越突出。栅介质层的电学性能变差会导致MOS晶体管的电学参数变得不稳定，例如：阈值电压发生漂移、跨导降低、漏电流增加、甚至可能造导致栅介质层发生击穿。目前，为了检测栅介质层的电学性能，通常需要对栅介质层进行与时间相关电介质击穿（TimeDependentDielectricBreakdown，TDDB）和瞬时击穿（TimeZeroDielectricBreakdown，TZDB）测试。将待检测MOS晶体管的源极、漏极和衬底接地，并检测信号施加在所述待检测MOS晶体管的栅极上，对栅介质层进行TDDB测试和TZDB测试。在现有技术中，MOS晶体管的栅介质层进行测试通常包括对单独设置的一个MOS晶体管的栅介质层进行测试或对矩阵密集排列的若干MOS晶体管的栅介质层进行测试，但利用所述两种测试的精确性都不高。MOS晶体管的栅介质层的可靠性受其周边版图环境的影响越来越大。更多关于栅介质层的电学性能的检测请参考专利号为US7851793B2的美国专利文献。
技术实现思路
本专利技术解决的问题是提供一种半导体测试结构及测试方法，从而可以对MOS晶体管的栅介质层的可靠性怎样受其周边版图环境的影响做出精确分析。为解决上述问题，本专利技术技术方案提供了一种半导体测试结构，包括：第一测试端、第二测试端和呈矩阵排列的若干MOS晶体管，所述MOS晶体管的源极、漏极、衬底接地，所述MOS晶体管包括第一MOS晶体管和第二MOS晶体管，位于所述矩阵中间位置的第一MOS晶体管的栅极与第一测试端相连接，位于所述矩阵边缘位置的第二MOS晶体管的栅极与第二测试端相连接。可选的，所述矩阵为N×M矩阵，所述第二MOS晶体管的数量为2N+2M-4，所述第一MOS晶体管的数量为(N-2)(M-2)，且2N+2M-4=(N-2)(M-2)。可选的，所述矩阵为5×12矩阵、6×8矩阵、8×6矩阵或12×5矩阵。可选的，所述矩阵为N×M矩阵，所述第二MOS晶体管的数量为2N+2M-4，所述第一MOS晶体管的数量为(N-4)(M-4)，且2N+2M-4=(N-4)(M-4)。可选的，所述矩阵为7×22矩阵、8×14矩阵、14×8矩阵或22×7矩阵。可选的，所述矩阵为N×M矩阵，所述第二MOS晶体管的数量为2N+2M-4，所述第一MOS晶体管的数量为(N-6)(M-6)，且2N+2M-4=(N-6)(M-6)。本专利技术技术方案还提供了一种利用所述半导体测试结构的测试方法，包括：在所述第一测试端施加测试信号，利用所述测试信号对第一MOS晶体管的栅介质层进行测试；在所述第二测试端施加测试信号，利用所述测试信号对第二MOS晶体管的栅介质层进行测试。与现有技术相比，本专利技术具有以下优点：通过分别在第一测试端和第二测试端上施加测试信号，分别对处于矩阵中间位置的第一MOS晶体管和处于矩阵边缘位置的第二MOS晶体管进行测试，从而可以分别获得处于矩阵中间位置的第一MOS晶体管和处于矩阵边缘位置的第二MOS晶体管的失效时间和击穿电压，由于处于矩阵中间位置的第一MOS晶体管的周边版图环境一致，而处于矩阵边缘位置的第二MOS晶体管的周边版图环境是随着其所处的位置变化而不一样的，通过对第一MOS晶体管和第二MOS晶体管可靠性的比较，可以对MOS晶体管的栅介质层的可靠性怎样受其周边版图环境的影响做出精确分析，从而更有利于评估栅介质层的质量，有利于提高测试结果的精确性。附图说明图1和图2是本专利技术实施例的半导体检测结构的结构示意图。具体实施方式专利技术人发现，即使单独设置的MOS晶体管和呈矩阵密集排列的若干MOS晶体管这两种MOS晶体管的类型、尺寸、形成工艺都相同，最终对栅介质层进行TDDB测试和TZDB测试的测试结果也会不相同。专利技术人经过研究发现，单独设置的MOS晶体管由于周围没有其他MOS晶体管，在制作工艺中更容易受到周围半导体结构所造成的影响，使得单独设置的MOS晶体管的电学性能稳定性不佳，很容易形成不符合失效寿命标准的MOS晶体管。而对于呈矩阵密集排列的若干MOS晶体管，位于中间位置的MOS晶体管的周围都形成有MOS晶体管，而位于最边缘位置的MOS晶体管只有一侧具有MOS晶体管，不同位置对应的MOS晶体管图形密度不同。而由于半导体制作工艺中具有负载效应，不同位置的MOS晶体管图形密度使得对应位置的反应气体浓度不相同，较大的图形密度会耗尽更多的反应气体，使得对应位置的反应气体变得稀薄，刻蚀速率较慢或沉积速率较慢。因此，即使形成位于同一矩阵的MOS晶体管的形成工艺相同，所述位于边缘位置和位于中间位置的MOS晶体管实际形成的栅介质层的电学性能也会不同，因此需要分别对位于矩阵中间位置的MOS晶体管和位于矩阵边缘位置的第二MOS晶体管分别进行测试，从而分别获得位于矩阵中间位置的MOS晶体管和位于矩阵边缘位置的MOS晶体管对应的栅介质层的电学参数，有利于提高测试结果的精确度，更有利于评估栅介质层的质量。为此，本专利技术实施例提供了一种半导体测试结构及测试方法，所述半导体测试结构包括：第一测试端、第二测试端和呈矩阵排列的若干MOS晶体管，所述MOS晶体管的源极、漏极、衬底接地，所述MOS晶体管包括第一MOS晶体管和第二MOS晶体管，位于所述矩阵中间位置的第一MOS晶体管的栅极与第一测试端相连接，位于所述矩阵边缘位置的第二MOS晶体管的栅极与第二测试端相连接。通过分别在第一测试端和第二测试端上施加测试信号，分别对处于矩阵中间位置的第一MOS晶体管和处于矩阵边缘位置的第二MOS晶体管进行测试，从而可以分别获得处于矩阵中间位置的第一MOS晶体管和处于矩阵边缘位置的第二MOS晶体管的失效时间和击穿电压，由于处于矩阵中间位置的第一MOS晶体管的周边版图环境一致，而处于矩阵边缘位置的第二MOS晶体管的周边版图环境是随着其所处的位置变化而不一样的，通过对第一MOS晶体管和第二MOS晶体管可靠性的比较，可以对MOS晶体管的栅介质层的可靠性怎样受其周边版图环境的影响做出精确分析，从而更有利于评估栅介质层的质量，有利于提高测试结果的精确性。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。第一实施例本专利技术第一实施例首先提供了一种半导体测试结构，请参考图1，具体包括：第一测试端S1、第二测试端S2和呈矩阵排列的若干MOS晶体管，所述MOS晶体管的源极、漏极、衬底接地，所述MOS晶体管包括第一MOS晶体管和第二MOS晶体管，所述第二MOS晶体管位于所述矩阵的最边缘位置，且所述第二MOS晶体管的栅极与第二测试端S2相连接，所述第一MOS晶体管位于所述矩阵的中间位置，且所述MOS晶体管中除了第二MOS晶体管外都为第一MOS晶体管，所述第一MOS晶体管的栅极与第一测试端S1相连接。所述半导体测试结构的所有MOS晶体管的尺寸、结构、材料、类型都相同，即所有的MOS晶体管都本文档来自技高网...

【技术保护点】
一种半导体测试结构，其特征在于，包括：第一测试端、第二测试端和呈矩阵排列的若干MOS晶体管，所述MOS晶体管的源极、漏极、衬底接地，所述MOS晶体管包括第一MOS晶体管和第二MOS晶体管，位于所述矩阵中间位置的第一MOS晶体管的栅极与第一测试端相连接，位于所述矩阵边缘位置的第二MOS晶体管的栅极与第二测试端相连接。

【技术特征摘要】
1.一种半导体测试结构，其特征在于，包括：第一测试端、第二测试端和呈矩阵排列的若干MOS晶体管，所述MOS晶体管的源极、漏极、衬底接地，所述MOS晶体管包括第一MOS晶体管和第二MOS晶体管，位于所述矩阵中间位置的第一MOS晶体管的栅极与第一测试端相连接，位于所述矩阵边缘位置的第二MOS晶体管的栅极与第二测试端相连接。2.如权利要求1所述的半导体测试结构，其特征在于，所述第二MOS晶体管位于所述矩阵的最边缘位置，且所述第一MOS晶体管为除去所述第二MOS晶体管后剩余的MOS晶体管。3.如权利要求2所述的半导体测试结构，其特征在于，所述矩阵为N×M矩阵，所述第二MOS晶体管的数量为2N+2M-4，所述第一MOS晶体管的数量为(N-2)(M-2)，且2N+2M-4＝(N-2)(M-2)。4.如权利要求3所述的半导体测试结构，其特征在于，所述矩阵为5×12矩阵、6×8矩阵、8×6矩阵或12×5矩阵。5.如权利要求1所述的半导体测试结构，其特征在于，所述第二MOS晶体管位于所述矩阵的最边缘位置，所述第一MOS晶体管位于所述矩阵的最中间位置，所述第二MOS晶体管与第一MOS晶体管之间具有至少一圈第三MOS晶体管。6.如权利要求5所述的半导体测试结构，其特征在于，所述矩阵为N×M矩阵，所述第二MOS晶体管的数量为2N+2M-4，所述第一MOS晶体管的数量为(N-4)(M-4)，且2N+...

【专利技术属性】
技术研发人员：甘正浩，冯军宏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海,31