半导体测试结构制造技术

本实用新型专利技术的半导体测试结构，包括：行间距设定为第一预定距离、列间距设定为第二预定距离的2行2N+1列规则排布的第一多晶硅，相邻的四个所述第一多晶硅的相近的顶点围绕形成2N列的连接区域；N列第二多晶硅，所述第二多晶硅位于所述第一多晶硅的上层，第n列所述第二多晶硅连接第2n-1列与第2n列的所述连接区域；2N列连接塞，所述连接塞位于所述第二多晶硅的上层，位于所述连接区域相对的区域；N-1列第一金属，所述第一金属位于所述连接塞的上层，第n列所述第一金属连接第2n列与第2n+1列的所述连接塞；其中，n＝1，2，……，N。本实用新型专利技术的半导体测试结构，可用于检测第二多晶硅与连接塞之间的接触。

【技术实现步骤摘要】

本技术涉及半导体
，尤其涉及一种半导体测试结构。
技术介绍
随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总 产值以每年超过30%的速度发展，晶态随机存储器（SRAM, Static Random Access Memory) 作为一种重要的存储器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重 要部件，其因为具有功耗小、读取速度高等优点而广泛应用于数据的存储。 在器件的特征尺寸（⑶，Critical Dimension)进入深亚微米阶段后，在现有技术 的SARM制程中，为了降低多晶硅（Poly)或者扩散层（Diffusion)的阻值，通常会通过硅和 金属在多晶娃或者扩散层表面生成娃化金属化合物（Salicide)，从而降低电阻。 参考图1所示，在衬底上形成的规则排布的底层多晶硅1，之后在底层多晶硅1上 制备上层多晶硅2,接着在四个底层多晶硅1围绕的中心区域上的顶层多晶硅2上形成金属 互连电极3。为了减小接触电阻，在顶层多晶硅2上形成一金属硅化物，使得金属硅化物与 金属互联电极3连接。然而，由于在形成金属硅化物时，四个底层多晶硅1围绕的中心区域 相对于器件表面凹陷，使得金属硅化物难以在凹陷处生长，从而导致顶层多晶硅2与金属 互连电极3接触不良。
技术实现思路
本技术的目的在于，提供一种半导体测试结构，可以监测金属属硅化物与多 晶硅电极之间的接触。 为解决上述技术问题，本技术提供一种半导体测试结构，包括： 行间距设定为第一预定距离、列间距设定为第二预定距离的2行2N+1列规则排布 的第一多晶娃，相邻的四个所述第一多晶硅的相近的顶点围绕形成2N列的连接区域； N列第二多晶硅，所述第二多晶硅位于所述第一多晶硅的上层，第n列所述第二多 晶娃连接第2n-l列与第2n列的所述连接区域； 2N列连接塞，所述连接塞位于所述第二多晶硅的上层，位于所述连接区域相对的 区域； N-1列第一金属，所述第一金属位于所述连接塞的上层，第n列所述第一金属连接 第2n列与第2n+l列的所述连接塞； 其中，n = 1，2，......，N。 可选的，所述半导体测试结构还可以形成2M行2N+1列所述第一多晶硅，第2m-l 行与第2m行的所述第一多晶硅形成有所述第二多晶硅、所述连接塞以及所述第一金属，第 m行所述连接塞与第m+1行所述连接塞的相同顶端的所述连接塞通过第二金属相连，M行2N 列的所述连接塞连接形成蛇形结构，其中，m = 1,2, ......，M。 可选的，所述半导体测试结构首尾两端的所述连接塞分别通过第三金属连接第一 焊垫和第二焊垫。 可选的，所述第二多晶娃表面形成有一钴娃合金层。 可选的，所述第一预定距离为0? 13iim-0. 19iim。 可选的，所述第二预定距离为0? 10iim-0. 12iim。 可选的，所述连接塞的侧壁与所述第二多晶硅的临近的一侧壁之间的距离小于等 于 0. 04 u m。 可选的，所述连接塞的横截面积小于0.16 i!m2。 可选的，所述第一多晶硅的厚度为900A-1500A。 可选的，所述第二多晶硅的厚度为500A-1000A。 与现有技术相比，本技术提供的半导体测试结构，包括：行间距设定为第一预 定距离、列间距设定为第二预定距离的2行2N+1列规则排布的第一多晶硅，相邻的四个所 述第一多晶硅的相近的顶点围绕形成2N列的连接区域；N列第二多晶硅，所述第二多晶硅 位于所述第一多晶硅的上层，第n列所述第二多晶硅连接第2n-l列与第2n列的所述连接 区域；2N列连接塞，所述连接塞位于所述第二多晶硅的上层，位于所述连接区域相对的区 域；N-1列第一金属，所述第一金属位于所述连接塞的上层，第n列所述第一金属连接第2n 列与第2n+l列的所述连接塞；其中，n = 1，2,……，N。本技术的半导体测试结构，可 用于检测第二多晶硅与连接塞之间的接触。【附图说明】 图1为现有技术中多晶硅与接触连接结构的俯视图； 图2为本技术第一实施例中所述第一多晶硅的示意图 图3为本技术第一实施例中半导体测试结构的示意图； 图4为本技术第一实施例中第二多晶硅、连接塞以及第一金属之间的连接结 构示意图； 图5为本技术第一实施例中的部分所述半导体测试结构的俯视图； 图6为本技术第二实施例中半导体测试结构的示意图；。【具体实施方式】 下面将结合示意图对本技术的半导体测试结构进行更详细的描述，其中表示 了本技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本技术， 而仍然实现本技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的 广泛知道，而并不作为对本技术的限制。 在下列段落中参照附图以举例方式更具体地描述本技术。根据下面说明和权 利要求书，本技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且 均使用非精准的比例，仅用以方便、明晰地辅助说明本技术实施例的目的。 本技术的核心思想在于，提供的半导体测试结构，包括：行间距设定为第一预 定距离、列间距设定为第二预定距离的2行2N+1列规则排布的第一多晶硅，相邻的四个所 述第一多晶硅的相近的顶点围绕形成2N列的连接区域；N列第二多晶硅，所述第二多晶硅 位于所述第一多晶硅的上层，第n列所述第二多晶硅连接第2n-l列与第2n列的所述连接 区域；2N列连接塞，所述连接塞位于所述第二多晶硅的上层，位于所述连接区域相对的区 域；N-1列第一金属，所述第一金属位于所述连接塞的上层，第n列所述第一金属连接第2n 列与第2n+l列的所述连接塞；其中，n = 1，2,……，N。本技术的半导体测试结构，可 用于检测第二多晶硅与连接塞之间的接触。 以下结合图2-图4对本技术的半导体测试结构进行具体说明。 第一实施例 本技术的半导体测试结构包括： 参考图2所示，行间距设定为第一预定距离、列间距设定为第二预定距离的2行 2N+1列规则排布的第一多晶娃10,其中，相邻的四个所述第一多晶娃10的相近的顶点围绕 形成2N列的连接区域11。 参考图3所示，所述半导体结构包括N列第二多晶硅20,所述第二多晶硅20位于 所述第一多晶硅10的上层，并且，第n列所述第二多晶硅20连接第2n-l列与第2n列的所 述连接区域11，并与第2n-l列的所不第一多晶娃10的一端与第2n+l列所述第一多晶娃 10的一端连接。在本实施例中，所述第一多晶硅31的厚度900A-1500A，优选的，厚度为 1200A。所述第二多晶硅31的厚度500A-1000A,优选的，厚度为650A所述第一多晶硅 10与所述第二多晶硅之间形成有绝缘介质层（图中未示出），用以隔离所述第一多晶硅10 与所述第二多晶硅20。所述第二多晶硅20的表面形成有一金属硅化物层（图中未示出）， 优选的，金属娃化物层为钴娃金属层。 由于第一多晶硅10的存在，使得器件表面不平整，使得后续形成的第二多晶硅20 在所述连接区域11形成凹陷，使得在凹陷中可能没有覆盖到钴硅合金层，从而导致在形成 连接塞时，多晶硅电极与连接塞之间接触不良， 在N列所述第二多晶硅20的上层形成2N列所当前第1页1&本文档来自技高网...

【技术保护点】
一种半导体测试结构，其特征在于，包括：行间距设定为第一预定距离、列间距设定为第二预定距离的2行2N+1列规则排布的第一多晶硅，相邻的四个所述第一多晶硅的相近的顶点围绕形成2N列的连接区域；N列第二多晶硅，所述第二多晶硅位于所述第一多晶硅的上层，第n列所述第二多晶硅连接第2n‑1列与第2n列的所述连接区域；2N列连接塞，所述连接塞位于所述第二多晶硅的上层，位于所述连接区域相对的区域；N‑1列第一金属，所述第一金属位于所述连接塞的上层，第n列所述第一金属连接第2n列与第2n+1列的所述连接塞；其中，n＝1，2，……，N。

【技术特征摘要】

【专利技术属性】
技术研发人员：柳会雄，董天化，金岚，吴亮，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：新型
国别省市：北京;11