半导体测试结构及应力迁移测试方法技术

一种半导体测试结构及应力迁移测试方法，在晶圆切割道内沿切割道延伸方向依次布置第一焊垫、第二焊垫、……、第N+2焊垫，除第一焊垫、第二焊垫，其余任何两个相邻焊垫间都布置一应力迁移测试所需的子测试结构；测试时，第一焊垫与第二焊垫间、第一焊垫与第N+2焊垫间分别设置的单向电导通结构择一地使a)第一焊垫至经第N+2焊垫、……、至第P焊垫的第一测试路径导通，开尔文四线法获取该路径中共N+1-P个子测试结构的电阻；或b)第一焊垫经第二焊垫、……、至第Q焊垫的第二测试路径导通，Q>(P+1)，开尔文四线法获取剩余P-1个子测试结构的电阻。上述结构减小了测试结构所占区域大小，提高了测试效率。

Semiconductor test structure and stress migration test method

The invention relates to a semiconductor testing structure and a method for measuring stress migration, wherein, a first pad and a second pad are arranged in the direction of the cutting channel extension in the wafer cutting path,...... The N+2 pad, in addition to the first pad, pad second, the rest of any two adjacent pads are arranged between the stress migration test required for sub test structure; when testing the first pad and the second welding pad, the first pad and the N+2 pad are respectively arranged between one-way conductance via structure one of the A) to the first pad N+2 pad,...... The first test path to the P pad is switched on, and the Kelvin four line method acquires the resistance of the N+1-P sub test structure of the path; or b) the first pad passes through the second pad,...... The second test path to the Q pad is switched on, and the Q> (P+1) Kelvin four line method gains the resistance of the remaining P-1 sub test structures. The structure reduces the area occupied by the test structure and improves the testing efficiency.

【技术实现步骤摘要】
半导体测试结构及应力迁移测试方法
本专利技术涉及半导体
，尤其涉及一种半导体测试结构及应力迁移测试方法。
技术介绍
在集成电路制造过程中，金属互连层，尤其是导电插塞的应力迁移(Stress-Migration，SM)现象造成金属互连结构的开路和短路，使器件漏电流增加。随着集成电路规模不断扩大，器件尺寸不断缩小，金属互连线的线宽不断减小，电流密度不断上升，更易于因应力迁移而失效，已经成为一个重要的可靠性问题。应力迁移是在一定温度下，由于各种材料热膨胀系数不同，所以在不同的材料间形成应力，从而使金属互连线或者通孔中晶粒间的小空隙向应力集中的地方聚集形成空洞的物理现象。应力迁移形成的空洞到达一定程度就使集成电路中的金属互连线发生断路，从而造成器件的失效。现有技术中，为了提高器件密度，一般采用多层金属互连，每层金属互连线的应力迁移都需测试，这造成测试过程耗时。此外，也造成了测试结构所占区域较大，然而，为提高晶圆的有效利用区域，一般将测试结构设置在狭小的切割道内，这进一步加剧了上述矛盾。有鉴于此，本专利技术提供一种半导体测试结构，及采用上述半导体测试结构进行应力迁移的测试方法，以提高测试效率，减小占区域大小。
技术实现思路
本专利技术解决的问题是现有对金属互连结构应力迁移测试的测试结构所占区域大、测试耗时。为解决上述问题，本专利技术的一方面提供一种半导体测试结构，所述测试结构形成在晶圆的切割道内，所述测试结构包括：沿切割道延伸方向依次排布的第一焊垫、第二焊垫、第三焊垫、……、第N+2焊垫，N≥2；实现所述第一焊垫与第二焊垫间单向导电的第一单向电导通结构；实现所述第一焊垫与第N+2焊垫间单向电导通的第二单向电导通结构，所述第二单向导电结构与第一单向电导通结构实现所述第二焊垫向第一焊垫、第一焊垫向第N+2焊垫择一导通；连接在第二焊垫与第三焊垫间的第一子测试结构、连接在第三焊垫与第四焊垫之间的第二子测试结构、……、连接在第N+1焊垫与第N+2焊垫之间的第N子测试结构；第二焊垫至第N+2焊垫中任意一个、与所述第一焊垫适于用作测试信号施加端，其余焊垫中的相邻两个适于用作两测试端对应获取两相邻焊垫间的子测试结构的电阻。可选地，所述第一单向电导通结构为PN结、NMOS晶体管或PMOS晶体管中的一种。可选地，所述第二单向电导通结构为PN结、NMOS晶体管或PMOS晶体管中的一种。可选地，所述第一子测试结构、第二子测试结构、……、第N子测试结构中部分个相同。可选地，所述第一子测试结构、第二子测试结构、……、第N子测试结构互不相同。可选地，所述半导体测试结构用于应力迁移测试，所述第一子测试结构、第二测试结构、……、第N子测试结构为单个导电插塞、单层导电插塞的串联结构、或多层导电插塞的堆叠结构构成的串联结构。可选地，第一焊垫、第二焊垫、第三焊垫、……、第N+2焊垫大小一致。可选地，所述切割道的宽度仅能容纳一个第一焊垫、第二焊垫、第三焊垫、……、或第N+2焊垫。一种上述半导体测试结构测试应力迁移的方法，所述半导体测试结构与同一半导体衬底上的半导体器件在同一工序中经应力迁移测试处理，所述测试方法包括：在所述第一焊垫、第P焊垫两测试信号施加端施加测试电流导通第一焊垫经第N+2焊垫、第N+1焊垫、……、至第P焊垫的第一测试路径，N≥P≥2；选取位于所述第一测试路径上的第N+2焊垫、……、第P+1焊垫中的相邻两个焊垫作为两测试端，对应获取所述两测试端间的子测试结构的电阻，所述两测试端遍历第N+2焊垫、……、第P+1焊垫中所有相邻两个焊垫，对应获取共N+1-P个子测试结构的电阻；在所述第一焊垫、第Q焊垫两测试信号施加端施加测试电流导通第Q焊垫经第Q-1焊垫、……、至第一焊垫的第二测试路径，(N+2)≥Q>(P+1)；选取位于所述第二测试路径中，第二焊垫、……、第P+1焊垫中的相邻两个焊垫作为两测试端，对应获取所述两测试端间的子测试结构的电阻，所述两测试端遍历第二焊垫、……、第P+1焊垫中所有相邻两个焊垫，对应获取共P-1个子测试结构的电阻。可选地，所述第一测试路径上共N+1-P个子测试结构的电阻获取与所述第二测试路径中共P-1个子测试结构的电阻获取无先后顺序。与现有技术相比，本专利技术的技术方案具有以下优点：1)本专利技术首先在晶圆切割道内沿切割道延伸方向依次布置第一焊垫、第二焊垫、第三焊垫、……、第N+2焊垫等多个焊垫，除第一焊垫、第二焊垫这两个相邻焊垫，其余任何两个相邻焊垫间都布置一应力迁移所需测试的子测试结构，相对于每两相邻焊垫一组，其间布置一子测试结构，本专利技术提高了焊垫利用率，减小了测试结构所占的区域大小；测试时，通过第一焊垫与第二焊垫间、第一焊垫与第N+2焊垫间分别设置的单向电导通结构择一地使a)第一焊垫至经第N+2焊垫、第N+1焊垫、……、至第P焊垫的第一测试路径导通，通过开尔文四线测试法(KelvinContact)获取该路径中共N+1-P个子测试结构的电阻；或b)第Q焊垫经第Q-1焊垫、……、至第一焊垫的第二测试路径导通，Q>(P+1)，通过开尔文四线测试法获取剩余的P-1个子测试结构的电阻。2)可选方案中，第一焊垫与第二焊垫间、第一焊垫与第N+2焊垫间分别设置的单向电导通结构可以为PN结、NMOS晶体管或PMOS晶体管、或反相器中的一种，为单向电导通结构提供了多种可选方案。3)可选方案中，第一子测试结构、第二子测试结构、……、第N子测试结构可以部分相同，也可以互不相同；具体地，对于应力迁移测试，第一子测试结构、第二测试结构、……、第N子测试结构可以为单个导电插塞、单层导电插塞的串联结构、或多层导电插塞的堆叠结构构成的串联结构。4)可选方案中，第一焊垫、第二焊垫、第三焊垫、……、第N+2焊垫大小一致，有利于简化光刻掩膜板结构，并能提高半导体测试结构的兼容性。5)可选方案中，切割道的宽度仅能容纳一个第一焊垫、第二焊垫、第三焊垫、……、或第N+2焊垫，本专利技术由于提高了焊垫的利用效率，对于同样数目的子测试结构，可以减小测试结构所占区域大小，因而切割道的宽度可以减小，提高器件区的面积。附图说明图1是本专利技术一实施例的半导体测试结构的示意图；图2至图4是图1中的第一子测试结构、第二子测试结构、……、至第N测试结构中的任意三个子测试结构的截面结构示意图；图5与图6分别是图1中的半导体测试结构在应力迁移测试过程中的示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图1是本专利技术一实施例的半导体测试结构的示意图。图2至图4是图1中的第一子测试结构、第二子测试结构、……、至第N测试结构中的任意三个子测试结构的截面结构示意图。以下结合图1至图4所示，介绍本专利技术的一实施例提供的半导体测试结构。参照图1所示，该测试结构形成在晶圆的切割道(未图示)内，包括：沿切割道延伸方向依次排布的第一焊垫P1、第二焊垫P2、第三焊垫P3、……、第N+2焊垫P(N+2)，N≥2；实现第一焊垫P1与第二焊垫P2间单向导电的第一单向电导通结构11；实现第一焊垫P1与第N+2焊垫P(N+2)间单向电导通的第二单向电导通结构12，第二单向导电结构12与第一单向电导通结构11实现第二焊垫P2本文档来自技高网...

【技术保护点】
一种半导体测试结构，所述测试结构形成在晶圆的切割道内，其特征在于，所述测试结构包括：沿切割道延伸方向依次排布的第一焊垫、第二焊垫、第三焊垫、……、第N+2焊垫，N≥2；实现所述第一焊垫与第二焊垫间单向导电的第一单向电导通结构；实现所述第一焊垫与第N+2焊垫间单向导电的第二单向电导通结构，所述第二单向电导通结构与第一单向电导通结构实现所述第二焊垫向第一焊垫、第一焊垫向第N+2焊垫择一导通；连接在第二焊垫与第三焊垫间的第一子测试结构、连接在第三焊垫与第四焊垫之间的第二子测试结构、……、连接在第N+1焊垫与第N+2焊垫之间的第N子测试结构；第二焊垫至第N+2焊垫中任意一个、与所述第一焊垫适于用作测试信号施加端，其余焊垫中的相邻两个适于用作两测试端对应获取两相邻焊垫间的子测试结构的电阻。

【技术特征摘要】
1.一种半导体测试结构，所述测试结构形成在晶圆的切割道内，其特征在于，所述测试结构包括：沿切割道延伸方向依次排布的第一焊垫、第二焊垫、第三焊垫、……、第N+2焊垫，N≥2；实现所述第一焊垫与第二焊垫间单向导电的第一单向电导通结构；实现所述第一焊垫与第N+2焊垫间单向导电的第二单向电导通结构，所述第二单向电导通结构与第一单向电导通结构实现所述第二焊垫向第一焊垫、第一焊垫向第N+2焊垫择一导通；连接在第二焊垫与第三焊垫间的第一子测试结构、连接在第三焊垫与第四焊垫之间的第二子测试结构、……、连接在第N+1焊垫与第N+2焊垫之间的第N子测试结构；第二焊垫至第N+2焊垫中任意一个、与所述第一焊垫适于用作测试信号施加端，其余焊垫中的相邻两个适于用作两测试端对应获取两相邻焊垫间的子测试结构的电阻。2.根据权利要求1所述的半导体测试结构，其特征在于，所述第一单向电导通结构为PN结、NMOS晶体管或PMOS晶体管中的一种。3.根据权利要求1或2所述的半导体测试结构，其特征在于，所述第二单向电导通结构为PN结、NMOS晶体管或PMOS晶体管中的一种。4.根据权利要求1所述的半导体测试结构，其特征在于，所述第一子测试结构、第二子测试结构、……、第N子测试结构中部分个相同。5.根据权利要求1所述的半导体测试结构，其特征在于，所述第一子测试结构、第二子测试结构、……、第N子测试结构互不相同。6.根据权利要求1或4或5所述的半导体测试结构，其特征在于，所述半导体测试结构用于应力迁移测试，所述第一子测试结构、第二测试结构、……、第N子测试结构为单个导电插塞、单层导电插塞的串联结构、...

【专利技术属性】
技术研发人员：朱月芹，宋永梁，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31