逻辑半导体器件制造技术

一种逻辑半导体器件，包括：多个有源图案，在水平方向上延伸并且在垂直方向上彼此间隔开；隔离层，限定所述有源图案；在有源图案和隔离层上在垂直方向上延伸的多个栅极图案，所述栅极图案在水平方向上彼此间隔开；多个下配线，在栅极图案上方在水平方向上延伸；多个上配线，在下配线上方在垂直方向上延伸；贯穿接触，连接上配线中的至少一个上配线以及栅极图案中的至少一个栅极图案，贯穿接触从上配线的底表面延伸到相对于有源图案的下配线之一的底表面之下的位置。

Logic semiconductor device

A logic semiconductor device includes a plurality of active patterns, extending in the horizontal direction and spaced from each other in the vertical direction; the isolation layer, defining the active pattern; a plurality of gate patterns in active pattern and isolation layer extending in the vertical direction, the gate pattern is spaced from each other in the horizontal direction; a plurality of wiring, the gate patterns extend above in the horizontal direction; a plurality of wiring, the wiring extends in a vertical direction; through contact, connection wiring on at least one of the wiring and the gate pattern of at least one of the gate pattern, through contact under the bottom surface from the bottom on the surface of the wiring extends to one wire to the position of the active pattern.

【技术实现步骤摘要】
逻辑半导体器件
示例实施方式涉及逻辑半导体器件。更具体地，示例实施方式涉及包括多层配线的逻辑半导体器件。
技术介绍
在包括标准单元的逻辑半导体器件中，包括栅极图案的逻辑晶体管可以形成在半导体基板上，配线可以布置在逻辑晶体管上方。随着栅极图案的临界尺寸减小到纳米尺度，配线的宽度和节距也可以减小。随着逻辑半导体器件的集成度增加，用于设计配线的工艺容限会减小，并且由于图案化工艺的分辨率极限，可能不会容易地形成具有小于目标值的尺寸的配线。
技术实现思路
示例实施方式提供一种具有改善的工作可靠性和集成度的逻辑半导体器件。根据示例实施方式，提供一种逻辑半导体器件，可以包括：多个有源图案，在水平方向上延伸并且在垂直方向上彼此间隔开；隔离层，限定有源图案；在有源图案和隔离层上在垂直方向上延伸的多个栅极图案，所述栅极图案在水平方向上彼此间隔开；多个下配线，在栅极图案上方在水平方向上延伸；多个上配线，在下配线上方在垂直方向上延伸；以及贯穿接触，连接上配线中的至少一个上配线以及栅极图案中的至少一个栅极图案，贯穿接触从上配线的底表面延伸到相对于有源图案的下配线之一的底表面之下的位置。在示例实施方式中，逻辑半导体本文档来自技高网...

【技术保护点】
一种逻辑半导体器件，包括：多个有源图案，在水平方向上延伸并且在垂直方向上彼此间隔开；隔离层，限定所述有源图案；多个栅极图案，在所述有源图案和所述隔离层上在所述垂直方向上延伸，所述栅极图案在所述水平方向上彼此间隔开；多个下配线，在所述栅极图案上方在所述水平方向上延伸；多个上配线，在所述下配线上方在所述垂直方向上延伸；以及贯穿接触，连接所述上配线中的至少一个上配线以及所述栅极图案中的至少一个栅极图案，所述贯穿接触从所述上配线的底表面延伸到相对于所述有源图案的所述下配线之一的底表面之下的位置。

【技术特征摘要】
2015.10.23 KR 10-2015-01478691.一种逻辑半导体器件，包括：多个有源图案，在水平方向上延伸并且在垂直方向上彼此间隔开；隔离层，限定所述有源图案；多个栅极图案，在所述有源图案和所述隔离层上在所述垂直方向上延伸，所述栅极图案在所述水平方向上彼此间隔开；多个下配线，在所述栅极图案上方在所述水平方向上延伸；多个上配线，在所述下配线上方在所述垂直方向上延伸；以及贯穿接触，连接所述上配线中的至少一个上配线以及所述栅极图案中的至少一个栅极图案，所述贯穿接触从所述上配线的底表面延伸到相对于所述有源图案的所述下配线之一的底表面之下的位置。2.如权利要求1所述的逻辑半导体器件，还包括在所述栅极图案上的栅极接触。3.如权利要求2所述的逻辑半导体器件，其中所述贯穿接触直接接触所述上配线的所述底表面以及所述栅极接触的所述顶表面。4.如权利要求2所述的逻辑半导体器件，还包括电连接到所述有源图案的邻近于所述栅极图案的上部分的有源接触。5.如权利要求4所述的逻辑半导体器件，其中相对于所述有源图案的所述有源接触以及所述栅极接触的顶表面彼此共面。6.如权利要求4所述的逻辑半导体器件，其中所述有源接触电连接到所述下配线之一。7.如权利要求4所述的逻辑半导体器件，还包括：第一接触，连接所述有源接触与所述下配线之一；以及第二接触，连接所述下配线中的至少一个与所述上配线中的至少一个。8.如权利要求1所述的逻辑半导体器件，其中所述上配线的每个交叠所述栅极图案的每个。9.如权利要求8所述的逻辑半导体器件，其中所述下配线交叠所述有源图案。10.如权利要求9所述的逻辑半导体器件，其中所述下配线不交叠所述隔离层的在所述有源图案之间的一部分。11.一种逻辑半导体器件，包括：多个有源图案，在水平方向上延伸并且在垂直方向上彼此间隔开；隔离层，限定所述有源图案；在所述有源图案和所述隔离层上在所述垂直方向上延伸的多个栅极图案，所述栅极图案在所述水平方向上彼此间隔开；多个下配线，在所述栅极图案上方在所述水平方向上延伸；绝缘阻挡物，将所述下配线中的至少一个下配线划分为多个段；和多个上配线，在所述下配线上方在所述垂直方向上延伸。12.如权利要求11所述的逻辑半导体器件，其中所述逻辑半导体器件包括第一区域、第二区域和第三区域，其中所述有源图案设置在所述第一区域和所述第三区域中，所述隔离层的在所述有源图案之间的一部分在所述第二区域中被暴露，其中所述下配线包括分别设置在所述第一区域、所述第二区域和所述第三区域中的第一下配线、第二下配线和第三下配线。13.如权利要求12所述的逻辑半导体器件，其中所述第一下配线是...

【专利技术属性】
技术研发人员：R阿兹马特，S威克，金秀贤，朴哲弘，林载炯，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR