【技术实现步骤摘要】
相关申请的交叉引用2015年7月31日提交的日本专利申请2015-152813号的公开,包括说明书、附图和摘要,其内容以引用的方式引入本申请。
本专利技术涉及一种半导体器件,并且具体地涉及包括多个半导体芯片和在其之上安装有多个半导体芯片的布线衬底的半导体器件。
技术介绍
用于使多个半导体芯片和多个半导体封装件集成到一个封装件的技术包括SiP(硅封装)。SiP的示例包括在其中将多个半导体芯片和多个封装件安装在布线衬底之上并且设置为半导体器件的一个示例。在这种情况下,布线衬底具有面朝安装在其之上的半导体芯片的主表面(第一主表面)、和面朝在其之上安装有半导体器件的用户(客户)的衬底的主表面(第二主表面)。在第一主表面之上,设置有待与半导体芯片连接的多个外部端子(第一外部端子)。在第二主表面之上,设置有待与用户的衬底连接的多个外部端子(第二外部端子)。布线衬底包括布线层,该布线层插入在第一主表面与第二主表面之间。在布线层中的金属线在第一外部端子之间和/或在第一外部端子与第二外部端子之间提供电连接。例如,通过使用金属接线来连接第一外部端子,能够省略连接来自用户的衬底的半导体芯片的布线,并且减小在用户上的负载。也能够实现更高速的操作。另一方面,例如,已经执行了组合具有不同功能的多个硬宏以配置半导体芯片。例如,在专利文件1至3中的每一个中描述了组合硬宏以配置半导体芯片的技术。[相关技术文件][专利文件][专利文件1]日本特开2000-260949号公报[专利文件2]日本特开2006-229088号公报[专利文件3]日本特开2006-269604号公报
技术实现思路
例如,随 ...
【技术保护点】
一种半导体器件,包括:半导体芯片,所述半导体芯片在平面图中具有四边形形状,并且包括:第一电路;第二电路;第一主表面;第二主表面,所述第二主表面与所述第一主表面相对并且面朝所述第一主表面;多个第一端子,所述多个第一端子二维地形成在所述第二主表面之上并且与所述第一电路连接;以及多个第二端子,所述多个第二端子二维地形成在所述第二主表面之上并且与所述第二电路连接;布线衬底,所述布线衬底包括:第一主表面,在其上布置有多个第一外部端子;布线层;以及第二主表面,在其上布置有多个第二外部端子,所述第二主表面经由所述布线层与所述第一主表面相对;以及导电构件,所述导电构件通过将所述半导体芯片安装在所述布线衬底的所述第一主表面之上来将所述第一端子和所述第二端子与所述第一外部端子连接,从而使得所述半导体芯片的所述第二主表面面朝所述布线衬底的所述第一主表面,其中当从所述半导体芯片的所述第一主表面看时,所述第一端子的布置图案和所述第二端子的布置图案包括相同的布置图案,其中当从所述半导体芯片的所述第一主表面看时,所述第一电路布置为比所述第二电路更接近所述半导体芯片的第一侧,其中所述第一端子包括第一电源端子,所述第一 ...
【技术特征摘要】
2015.07.31 JP 2015-1528131.一种半导体器件,包括:半导体芯片,所述半导体芯片在平面图中具有四边形形状,并且包括:第一电路;第二电路;第一主表面;第二主表面,所述第二主表面与所述第一主表面相对并且面朝所述第一主表面;多个第一端子,所述多个第一端子二维地形成在所述第二主表面之上并且与所述第一电路连接;以及多个第二端子,所述多个第二端子二维地形成在所述第二主表面之上并且与所述第二电路连接;布线衬底,所述布线衬底包括:第一主表面,在其上布置有多个第一外部端子;布线层;以及第二主表面,在其上布置有多个第二外部端子,所述第二主表面经由所述布线层与所述第一主表面相对;以及导电构件,所述导电构件通过将所述半导体芯片安装在所述布线衬底的所述第一主表面之上来将所述第一端子和所述第二端子与所述第一外部端子连接,从而使得所述半导体芯片的所述第二主表面面朝所述布线衬底的所述第一主表面,其中当从所述半导体芯片的所述第一主表面看时,所述第一端子的布置图案和所述第二端子的布置图案包括相同的布置图案,其中当从所述半导体芯片的所述第一主表面看时,所述第一电路布置为比所述第二电路更接近所述半导体芯片的第一侧,其中所述第一端子包括第一电源端子,所述第一电源端子向所述第一电路供应电源电压,并且所述第二端子包括第二电源端子,所述第二电源端子向所述第二电路供应所述电源电压,以及其中当从所述半导体芯片的所述第一主表面看时,在所述第一电路的接近所述第二电路的区域中,将所述电源电压供应至所述第一电源端子的第一电源线形成在所述布线层中,并且,在所述第二电路的接近所述第一电路的区域中,将所述电源电压供应至所述第二电源端子的第二电源线形成在所述布线层中。2.根据权利要求1所述的半导体器件,其中所述第一电源端子布置在所述第一电路和所述第一电源线彼此重叠的区域中,并且所述第二电源端子布置在所述第二电路和所述第二电源线彼此重叠的区域中。3.根据权利要求2所述的半导体器件,其中所述半导体芯片进一步包括:第三电路;第四电路;多个第三端子,所述多个第三端子二维地形成在所述半导体芯片的所述第二主表面之上并且与所述第三电路连接;以及多个第四端子,所述多个第四端子二维地形成在所述半导体芯片的所述第二主表面之上并且与所述第四电路连接,其中当从所述半导体芯片的所述第一主表面看时,所述第三端子的布置图案和所述第四端子的布置图案包括相同的布置图案,其中当从所述半导体芯片的所述第一主表面看时,所述第三电路布置为比所述第四电路更接近所述半导体芯片的所述第一侧,其中所述第三端子包括第三电源端子,所述第三电源端子向所述第三电路供应所述电源电压,并且所述第四端子包括第四电源端子,所述第四电源端子向所述第四电路供应所述电源电压,以及其中当从所述半导体芯片的所述第一主表面看时,在所述第三电路的接近所述第四电路的区域中,所述第三电源端子布置为与所述第一电源线重叠,在所述第四电路的接近所述第三电路的区域中,所述第四电源端子布置为与所述第二电源线重叠,并且所述第一电源线和所述第二电源线将所述电源电压供应至所述第三电路和所述第四电路。4.根据权利要求3所述的半导体器件,其中所述第一端子的所述布置图案和所述第三端子的所述布置图案相同,并且所述第二端子的所述布置图案和所述第四端子的所述布置图案相同。5.根据权利要求4所述的半导体器件,其中所述半导体芯片进一步包括:第二侧,所述第二侧面朝所述第一侧;第三侧,所述第三侧与所述第一侧和所述第二侧交叉;第四侧,所述第四侧面朝所述第三侧并且与所述第一侧和所述第二侧交叉;以及多个角部,所述多个角部由彼此交叉的所述第一侧、所述第二侧、所述第三侧和所述第四侧形成,以及其中所述第一电路、所述第二电路、所述第三电路和所述第四电路布置在接近所述多个角部的由所述第一侧和所述第三侧形成的一个角部的区域中。6.根据权利要求5所述的半导体器件,其中所述第一电路、所述第二电路、所述第三电路和所述第四电路具有相同的功能。7.根据权利要求1所述的半导体器件,其中所述第一端子包括第一参考端子,向所述第一参考端子供应有参考信号,并且供应至所述第一参考端子的所述参考信号设置所述第一电路的特性;其中所述第二端子包括第二参考端子,向所述第二参考端子供应有所述参考信号,并且供应至所述第二参考端子的所述参考信号设置所述第二电路的特性;其中所述布线层包括第一信号线和第二信号线,所述第一信号线和所述第二信号线中的每一个均形成在比形成有所述第一电源线和所述第二电源线的所述布线层更接近所述布线衬底的所述第二主表面的所述布线层中;第一电压线,向所述第一电压线供应有预定电压;以及第二电压线,向所述第二电压线供应有预定电压,以及其中所述第一信号线和所述第二信号线放置为插入在所述第一电压线与所述第二电压线之间,所述第一信号线与所述第一参考端子连接,所述第二信号线与所述第二参考端子连接,并且仅有传输所述参考信号的所述信号线放置在所述第一电压线与所述第二电压线之间。8.一种半导体器件,包括:半导体芯片,所述半导体芯片包括:第一电路;第二电路;第一主表面;第二主表面,所述第二主表面与所述第一主表面相对并且面朝所述第一主表面;多个第一端子,所述多个第一端子二维地形成在所述第二主表面之上并且与所述第一电路连接;以及多个第二端子,所述多个第二端子二维地形成在所述第二主表面之上并且与所述第二电路连接;以及布线衬底,所述布线衬底包括:第一主表面,在其上布置有多个第一外部端子;布线层,所述布线层包括多个导电布线层;以及第二主表面,在其上布置有多个第二外部端子,所述第二主表面经由所述布线层与所述第一主表面相对,所述半导体芯片安装在所述布线衬底的所述第一主表面之上,从而使得所述半导体芯片的所述第二主表面面朝所述布线衬底的所述第一主表面,所述第一端子和所述第二端子与所述第一外部端子连接,其中当从所述半导体芯片的所述第一主表面看时,所述第一端子布置在第一端子区域中,所述第一端子区域包括:第一区域侧和第二区域侧,所述第一区域侧和所述第二区域侧面朝彼此;以及第三区域侧和第四区域侧,所述第三区域侧和所述第四区域侧分别与所述第一区域侧和所述第二区域侧交叉并且面朝彼此,其中当从所述半导体芯片的所述第一主表面看时,所述第二端子布置在第二端子区域中,所述第二端子区域包括:第五区域侧和第六区域侧,所述第五区域侧和所述第六区域侧面朝彼此;以及第七区域侧和第八区域侧,所述第七区域侧和所述第八区域侧分别与所述第五区域侧和所述第六区域侧交叉并且面朝彼此,其中所述第一端子区域和所述第二端子区域布置为使得,当从所述半导体芯片的所述第一主表面看时...
【专利技术属性】
技术研发人员:别井隆文,诹访元大,
申请(专利权)人:瑞萨电子株式会社,
类型:发明
国别省市:日本;JP
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