一种嵌入式闪存及其电流比较读出电路制造技术
【技术实现步骤摘要】
本专利技术涉及一种闪存及其电流比较读出电路，特别是涉及一种采用带隙基准源的嵌入式闪存(Eflash)及其电流比较读出电路。
技术介绍
图1为一般闪存结构，包括存储器阵列(Memoryarray)101、行译码(未示出)、列译码(CMUX)102、电流比较器读出电路(Currentcomparator)103，存储器阵列中每行字线WL/WLS与每列的位线Bitline相交处对应一存储单元bitcell，存储器阵列中每行字线WL/WLS与参考位线RefBitline相交处对应一参考存储单元Refbitcell；存储器单元电路如图2，电路包括控制管NC1，NR1、选择管NC2,NR2，选择管NC2源极接地，NR2源极悬空，控制管NC1接bitline，NR1漏极接冗余位线DummyBitline，控制管NC1,NR1栅极连接WLS，选择管NC2，NR2栅极连接WL。存储器阵列中每列位线Bitline和参考位线RefBitline连接至列译码的输入，如图3，列译码选择信号Ybl_level1、Ybl_level2连接至NMOS管的栅极，位线Bitline连接至上面的NM...
【技术保护点】
一种嵌入式闪存，包括：行译码，连接存储器阵列，用于在输入信号控制下选择对应行并输出字线/字线控制信号WL/WLS；存储器阵列，存储器阵列中每行字线/字线控制信号WL/WLS与每列的位线Bitline相交处对应一存储单元bitcell，用于存储信息，存储器阵列中每行字线WL/WLS与冗余位线Dummy Bitline相交处对应一冗余存储单元Dummy bitcell，以于读操作时匹配存储单元电流以及参考电流两端的容性/阻性负载，该存储器阵列中每行字线WL/WLS连接至该行译码的输出，该存储器阵列中每列位线Bitline和冗余位线Dummy Bitline连接至列译码的输入；列...
【技术特征摘要】
1.一种嵌入式闪存，包括：行译码，连接存储器阵列，用于在输入信号控制下选择对应行并输出字线/字线控制信号WL/WLS；存储器阵列，存储器阵列中每行字线/字线控制信号WL/WLS与每列的位线Bitline相交处对应一存储单元bitcell，用于存储信息，存储器阵列中每行字线WL/WLS与冗余位线DummyBitline相交处对应一冗余存储单元Dummybitcell，以于读操作时匹配存储单元电流以及参考电流两端的容性/阻性负载，该存储器阵列中每行字线WL/WLS连接至该行译码的输出，该存储器阵列中每列位线Bitline和冗余位线DummyBitline连接至列译码的输入；列译码，用于将选中的位线Bitline和冗余位线DummyBitline连接至电流比较读出电路；电流比较读出电路，用于将选中存储单元的信息转换为数字信号输出。2.如权利要求1所述的一种嵌入式闪存，其特征在于：该存储单元包括级联的控制管Nc1、选择管Nc2，选择管Nc2源极接地，控制管Nc1漏极接位线Bitline，选择管Nc2栅极连接字线WL，控制管Nc1栅极连接字线控制信号WLS。3.如权利要求1所述的一种嵌入式闪存，其特征在于：该冗余存储单元包括级联的控制管NR1、选择管NR2，选择管NR2源极悬空，控制管NR1漏极接冗余位线DummyBitline，选择管NR2栅极连接字线WL，控制管NR1栅极连接字线控制信号WLS。4.如权利要求2或3所述的一种嵌入式闪存，其特征在于：该控制管Nc1/NR1为SONOS器件，该选择管Nc2/NR2为NMOS管。5.如权利要求4所述的一种嵌入式闪存，其特征在于：该列译码由至少两个NMOS管级联形成。6.如权利要求5所述的一种嵌入式闪存，其特征在于：该列译码包括第三NMOS管NcY1、第四NMOS管NcY2、第五NMOS管NYR1、第六NMOS管，列译码选择信号Ybl_level1、Ybl_level2连接至第三NMOS管NcY1、第四NMOS管NcY2的栅极，位线Bitline连接至第三NMOS管NcY1的漏极，第三NMOS管NcY1的源极连接至第四NMOS管NcY2的漏极，第四NMOS管NcY2的源极为列译码输出CL，高压信号Vpos_rd连接至第五NMOS管NcYR1、第六NMOS管NcYR2的栅极，冗...
【专利技术属性】
技术研发人员：顾明，金建明，黄珊，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31
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