一种嵌入式闪存结构及其制备方法技术

本发明专利技术涉及半导体器件技术领域，尤其涉及一种嵌入式闪存结构及其制备方法，首先提供一制备有第一凸起结构和第二凸起结构的硅衬底，并于硅衬底的凸起结构上分别刻蚀形成第一通孔和第二通孔，于第一通孔的侧壁制备氧化层，于第二通孔的侧壁制备栅氧化层，然后在第一通孔中制备擦除栅极，在第二通孔中制备字线栅极，该方法有效改善擦除栅到浮栅之间的遂穿氧化层沉积前的工艺，以实现擦除栅到浮栅的耦合比的降低，从而有效提高了55nm嵌入式闪存的擦除效率。

【技术实现步骤摘要】

本专利技术涉及半导体器件
，尤其涉及。
技术介绍
众所周知，55nm的嵌入式闪存的擦除栅和浮栅之间的耦合比的大小直接影响嵌入式闪存(eflash)的擦除效率，当前技术中是在控制栅制作完成之后沉积二氧化硅和氮化硅的侧墙，然后进行侧墙刻蚀形成侧墙层。再利用侧墙层作为自对准进行浮栅的刻蚀来形成擦除栅和浮栅之间的交叠区。采用在浮栅和擦除栅之间沉积一层遂穿氧化层以达到使浮栅和擦除栅隔离的方法解决这一问题，该种方法的确在一定程度上提高了嵌入式闪存的擦除效率，但是，该依靠该方法制作擦除栅到浮栅的耦合比难以继续降低。因此，如何继续降低擦除栅到浮栅的耦合比以提高55nm嵌入式闪存擦除效率成为本领域技术人员面临的一大难题。
技术实现思路
鉴于上述问题，本专利技术提供一种嵌入式闪存的结构及其制备方法，旨在提高闪存的擦除效率，通过首先提供一制备有第一凸起结构和第二凸起结构的硅衬底，并于硅衬底的凸起结构上分别刻蚀形成通孔，于第一通孔的侧壁制备氧化层，于第二通孔的侧壁制备栅氧化层，然后在第一通孔中制备擦除栅极，在第二通孔中制备字线栅极，该技术方案具体为:—种嵌入式闪存结构的制备方法，其中，所述方法包括:提供一硅衬底，并于所述硅衬底上制备第一凸起和第二凸起；依次于所述制备有所述第一凸起和所述第二凸起的上表面制备第一遂穿氧化层、浮栅多晶硅层、ONO层(氧化硅-氮化硅-氧化硅)、控制栅多晶硅层和氮化硅层；刻蚀所述第一凸起上方的氮化硅层、控制栅多晶硅层、ONO层、和部分浮栅多晶硅层，所述刻蚀停止在所述浮栅多晶硅层中形成第一开口及刻蚀所述第二凸起上方的氮化硅层、控制栅多晶硅层、ONO层、和部分浮栅多晶硅层，所述刻蚀停止在所述浮栅多晶硅层中形成第二开口；于所述第一开口的侧壁制备氧化层；继续刻蚀所述第一通孔底部的浮栅多晶硅层至所述第一遂穿氧化层形成第一凹槽及刻蚀所述第二通孔底部的浮栅多晶硅层至所述第一遂穿氧化层形成第二凹槽；于所述第二凹槽的侧壁制备栅氧化层及于所述第二开口的侧壁制备栅氧化层；于所述第一开口及所述第一凹槽中制备擦除栅极，于所述第二开口和所述第二凹槽中制备字线栅极。上述的嵌入式闪存结构的制备方法，其中，上述方法中于所述第一开口的侧壁制备氧化层的步骤还包括:沉积氧化层材料使所述氧化层材料填充满所述第一开口和所述第二开口 ；刻蚀所述氧化层材料，于所述第一开口的侧壁制备一氧化层及刻蚀去除所述第二通孔内的氧化层材料。上述的嵌入式闪存结构的制备方法，其中，所述方法中于第二凹槽的侧壁制备栅氧化层及于所述第二凹槽的底部制备栅氧化层的步骤还包括:于所述第二开口及所述第二凹槽中沉积第二遂穿氧化层材料，使所述第二遂穿氧化层材料充满所述第二凹槽和所述第二开口；刻蚀所述第二遂穿氧化层材料至所述第一遂穿氧化层。上述的嵌入式闪存结构的制备方法，其中，所述第一遂穿氧化层材料与所述第二遂穿氧化层材料相同。上述的嵌入式闪存结构的制备方法，其中，所述方法中于所述第一开口及所述第一凹槽中制备擦除栅极及于所述第二开口和所述第二凹槽中制备字线栅极的步骤还包括:于所述第一开口、所述第一凹槽、所述第二开口及所述第二凹槽中沉积多晶硅材料；刻蚀所述多晶硅材料，于所述第一开口和所述第一凹槽中形成擦除栅极，于所述第二开口和所述第二凹槽中形成字线栅极。—种嵌入式闪存结构，其中，所述闪存结构包括:制备有第一凸起结构和第二凸起结构的硅衬底，以及于所述硅衬底上从下至上依次制备的第一遂穿氧化层、浮栅多晶硅层、ONO层、控制栅多晶硅层和氮化硅层；第一通孔，位于所述第一凸起的部分浮栅多晶硅层之上；擦除栅极，设置于所述第一通孔内；第二通孔，位于所述第二凸起的部分浮栅多晶硅之上；字线栅极，设置于所述第二通孔内。上述的嵌入式闪存结构，其中，所述第一通孔内设置有氧化层，所述氧化层设置于所述擦除栅极与所述第一通孔之间。上述的嵌入式闪存结构，其中，所述第二通孔内设置有栅氧化层，所述栅氧化层设置于所述第二通孔与所述字线栅之间。上述的嵌入式闪存结构，其中，所述第二通孔底部的栅氧化层与所述第二通孔底部之间设置有一氧化层。上述技术方案具有如下优点或有益效果:采用本技术方案，有效降低了擦除栅和浮栅的耦合比，从而有效提高了 55nm嵌入式闪存的擦除效率。【附图说明】参考所附附图，以更加充分的描述本专利技术的实施例。然而，所附附图仅用于说明和阐述，并不构成对本专利技术范围的限制。图1为本专利技术实施例中嵌入式闪存结构制作方法流程图；图2-7为本专利技术实例中嵌入式闪存结构的制备过程结构示意图。【具体实施方式】为了让具备本项专利技术所属领域常规知识的人员轻松实施本项专利技术，参照下面所示的附图，对本项专利技术的实例进行详细说明。但，本项专利技术可按照不同的形态实施，不仅仅局限于在此说明的实例。为了更加明确地说明本项专利技术，省略了图纸中与说明无关的部分；而且，在整个说明书中，向类似部分赋予类似的图纸符号。在本项专利技术的整个说明书中，某一个部分与另一个部分的“连接”，不仅包括“直接连接”，还包括通过其他元器件相连的“电气性连接”。在本项专利技术的整个说明书中，某一个部件位于另一个部件的“上方”，不仅包括某一个部件与另一个部件相接处的状态，还包括两个部件之间还设有另一个部件的状态。在本项专利技术的整个说明书中，某个部分“包括”某个构成要素是指，在没有特别禁止器材的前提下，并不是排除其他构成要素，而是还能包括其他构成要素。在本项专利技术的整个说明书中采用的程度用语“约”、“实质上”等，如果提示有制造及物质容许误差，就表示相应数值或接近该数值；其目的是，防止不良人员将涉及准确数值或绝对数值的公开内容用于不当用途。在本项专利技术的整个说明书中使用的程度用语“?(中的)阶段”或“?的阶段”，并不是“为了?的阶段”。本说明书中的‘部件’是指，由硬件构成的单元(unit)、由软件构成的单元、由软件和硬件构成的单元。另外，一个单元可由两个以上的硬件构成或者两个以上的单元由一个硬件构成。本说明书中，通过终端、装置或设备实施的操作或功能，其中的一部分可利用与相应终端、装置或设备相连的服务器代替实施。同样，通过服务器实施的操作或功能，其中的一部分也可以利用与该服务器相连的终端、装置或设备代替实施。接下来，参照附图，对本项专利技术的实例进行详细说明。参见图1所示结构，为本专利技术制备闪存结构方法的流程示意图。首先，提供一硅衬底1，并于硅衬底上制备第一凸起和第二凸起，参见图2所述结构。依次于制备有所述第一凸起和所述第二凸起的上表面制备第一遂穿氧化层2、浮栅多晶硅层3、0N0层4、控制栅多晶硅层5和氮化硅层6，优选的，浮栅多晶硅层3填充第一凸起与第二凸起中间凹陷的部分，同时，填充第一凸起与第二凸起两边，即，浮栅多晶硅层3当前第1页1 2 本文档来自技高网...

【技术保护点】
一种嵌入式闪存结构的制备方法，其特征在于，所述方法包括：提供一硅衬底，并于所述硅衬底上制备第一凸起和第二凸起；依次于所述制备有所述第一凸起和所述第二凸起的上表面制备第一遂穿氧化层、浮栅多晶硅层、ONO层、控制栅多晶硅层和氮化硅层；刻蚀所述第一凸起上方的氮化硅层、控制栅多晶硅层、ONO层、和部分浮栅多晶硅层，所述刻蚀停止在所述浮栅多晶硅层中形成第一开口及刻蚀所述第二凸起上方的氮化硅层、控制栅多晶硅层、ONO层、和部分浮栅多晶硅层，所述刻蚀停止在所述浮栅多晶硅层中形成第二开口；于所述第一开口的侧壁制备氧化层；继续刻蚀所述第一通孔底部的浮栅多晶硅层至所述第一遂穿氧化层形成第一凹槽及刻蚀所述第二通孔底部的浮栅多晶硅层至所述第一遂穿氧化层形成第二凹槽；于所述第二凹槽的侧壁制备栅氧化层及于所述第二开口的侧壁制备栅氧化层；于所述第一开口及所述第一凹槽中制备擦除栅极，于所述第二开口和所述第二凹槽中制备字线栅极。

【技术特征摘要】

【专利技术属性】
技术研发人员：罗清威，周俊，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42