【技术实现步骤摘要】
本专利技术涉及半导体器件，尤其涉及一种存储块及其制程方法。
技术介绍
1、二维(two dimensional，2d)存储块在电子装置中普遍存在，并且可包括例如或非(nor)闪速存储阵列、与非(nand)闪速存储阵列、动态随机存取存储器(dynamic random-access memory，dram)阵列等。然而，2d存储阵列已经接近缩放极限，存储密度无法进一步提高。
2、另外，非(nor)闪速存储块中，作为位线(bitline，bl)的源区和作为感测线(senseline，sl)的漏区通常是在各自的尾部（即存储块的边缘部分）通过连接线引出，然后分别连接至存储块的边缘部分上的连接垫，以进行信号传输。然而，由于源区和漏区一般距离较长，且采用半导体材质制成，其电阻较大，这会大大影响存储块进行读（rd）、编程（program，pgm）等操作的速度。
技术实现思路
1、本申请提供的存储块及其制程方法，旨在解决现有2d存储阵列已经接近缩放极限，存储密度无法进一步提高，以及现有闪速存储块的源区和漏区一般距离较长，且电阻较大，会大大影响该存储块进行读写（rd）、编程（program，pgm）等操作的速度的问题。
2、为解决上述技术问题，本申请采用的一个技术方案是：提供一种存储块。该存储块包括：存储阵列，包括呈三维阵列分布的多个存储单元，其中，所述存储阵列包括沿高度方向依次层叠的多个存储子阵列层，每个所述存储子阵列层包括沿所述高度方向层叠的漏区半导体层、沟道半导体层和源
3、在一个实施例中，每个所述漏/源连接端子阵列对应相邻的两列所述半导体条状结构，其包括第一漏/源连接端群组和第二漏/源连接端群组；
4、其中，所述第一漏/源连接端群组包括多个第一漏/源连接端，分别用于连接一列对应的所述半导体条状结构中的部分的漏区/源区半导体条；所述第二漏/源连接端群组包括多个第二漏/源连接端，分别用于连接相邻的另一列对应的所述半导体条状结构中的部分的漏区/源区半导体条。
5、在一个实施例中，每个所述漏/源连接端阵列包括沿行方向交替分布的若干第一类型漏/源连接端子阵列和若干第二类型漏/源连接端子阵列；
6、其中，所述第一类型漏/源连接端子阵列中的所述第一漏/源连接端群组，用于连接一列对应的所述半导体条状结构中的低区的漏区/源区半导体条；所述第一类型漏/源连接端子阵列中的所述第二漏/源连接端群组，用于连接相邻的另一列对应的所述半导体条状结构中的低区的漏区/源区半导体条；
7、所述第二类型漏/源连接端子阵列中的所述第一漏/源连接端群组，用于连接一列对应的所述半导体条状结构中的高区的漏区/源区半导体条；所述第二类型漏/源连接端子阵列中的所述第二漏/源连接端群组，用于连接相邻的另一列对应的所述半导体条状结构中的高区的漏区/源区半导体条。
8、在一个实施例中，多个所述漏/源连接端阵列包括同一列中沿列方向交替分布的若干第一类型漏/源连接端阵列和若干第二类型漏/源连接端阵列；
9、其中，每个所述第一类型漏/源连接端阵列中每个所述漏/源连接端子阵列中的所述第一漏/源连接端群组，用于连接一列对应的所述半导体条状结构中的低区的漏区/源区半导体条；每个所述第一类型漏/源连接端阵列中每个所述漏/源连接端子阵列中的所述第二漏/源连接端群组，用于连接相邻的另一列对应的所述半导体条状结构中的低区的漏区/源区半导体条；
10、每个所述第二类型漏/源连接端阵列中每个所述漏/源连接端子阵列中的所述第一漏/源连接端群组，用于连接一列对应的所述半导体条状结构中的高区的漏区/源区半导体条；每个所述第二类型漏/源连接端阵列中每个所述漏/源连接端子阵列中的所述第二漏/源连接端群组，用于连接相邻的另一列对应的所述半导体条状结构中的高区的漏区/源区半导体条。
11、在一个实施例中，每列所述半导体条状结构中的漏区/源区半导体条分别与在所述行方向上分布的相邻两个所述漏/源连接端子阵列中的漏/源连接端连接，和/或，每列所述半导体条状结构中的漏区/源区半导体条分别与在所述列方向上分布的相邻两个所述漏/源连接端子阵列中的漏/源连接端连接。
12、在一个实施例中，每个所述漏/源连接端阵列中沿所述行方向分布的多个所述漏/源连接端子阵列在所述列方向上彼此对齐；或者
13、每个所述漏/源连接端阵列中沿所述行方向分布的多个所述漏/源连接端子阵列，相邻两所述漏/源连接端子阵列在所述列方向上彼此错开。
14、在一个实施例中，相邻两列的所述栅极条在所述行方向上交错分布；或者
15、相邻两列的所述栅极条在所述行方向上对齐。
16、在一个实施例中，每列所述半导体条状结构的两侧分别设置沿所述列方向分布的多个隔离墙，每个所述隔离墙沿所述高度方向延伸至所述衬底，以隔开相邻两列所述半导体条状结构的至少部分。
17、在一个实施例中，每个所述漏/源连接端子阵列的所述第一漏/源连接端群组和所述第二漏/源连接端群组共享同一个漏/源孔洞。
18、在一个实施例中，每列所述半导体条状结构对应所述漏/源连接端子阵列的位置，从上至下的多个所述漏区/源区半导体条呈阶梯状分布；阶梯状的所述漏区/源区半导体条上设置有绝缘层，所述绝缘层上设置有填充物，所述填充物包括多晶硅填充物。
19、为解决上述技术问题，本申请采用的另一个技术方案是：提供一种存储块。该存储块包括：存储阵列，包括呈三维阵列分布的多个存储单元，其中，所述存储阵列包括沿高度方向依次层叠的多个存储子阵列层，每个所述存储子阵列层包括沿所述高度方向层叠的漏区半导体层、沟道半导体层和源区半导体层；每个所述存储子阵列层中的所述漏区半导体层、沟道半导体层和源区半导体层分别包括沿行方向分布的多条漏区半导体条、沟道半导体条和源区半导体条，每条所述漏区半导体条、沟道半导体条和源区半导体条分别沿列方向延伸；所述漏区半导体条、沟道半导体条和源区半导本文档来自技高网...
【技术保护点】
1.一种存储块，其特征在于，包括：
2.根据权利要求1所述的存储块，其特征在于，
3.根据权利要求2所述的存储块，其特征在于，
4.根据权利要求2所述的存储块，其特征在于，
5.根据权利要求1所述的存储块，其特征在于，
6.根据权利要求1所述的存储块，其特征在于，
7.根据权利要求1所述的存储块，其特征在于，
8.根据权利要求1所述的存储块，其特征在于，
9.根据权利要求2所述的存储块，其特征在于，
10.根据权利要求1所述的存储块，其特征在于，
11.一种存储块，其特征在于，包括：
12.根据权利要求11所述的存储块，其特征在于，
13.一种存储块的制程方法，其特征在于，包括：
14.根据权利要求13所述的方法，其特征在于，
15.根据权利要求13所述的方法，其特征在于，
16.根据权利要求15所述的方法，其特征在于，所述阶梯状结构包括多级阶梯，每级阶梯包括对应的一个所述漏区/源区半导体条的部分；p>
17.根据权利要求15所述的方法，其特征在于，
18.根据权利要求15所述的方法，其特征在于，
19.根据权利要求15所述的方法，其特征在于，所述填充物包括多晶硅填充物；
...【技术特征摘要】
1.一种存储块，其特征在于，包括：
2.根据权利要求1所述的存储块，其特征在于，
3.根据权利要求2所述的存储块，其特征在于，
4.根据权利要求2所述的存储块，其特征在于，
5.根据权利要求1所述的存储块，其特征在于，
6.根据权利要求1所述的存储块，其特征在于，
7.根据权利要求1所述的存储块，其特征在于，
8.根据权利要求1所述的存储块，其特征在于，
9.根据权利要求2所述的存储块，其特征在于，
10.根据权利要求1所述的存储块，其特征在于，
11.一种存储块，其特征在于...
【专利技术属性】
技术研发人员：曹开玮，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：
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