【技术实现步骤摘要】
本申请涉及半导体器件的，尤其涉及一种存储单元、存储块以及存储器。
技术介绍
1、二维(twodimensional，2d)存储块在电子装置中普遍存在，并且可包括例如或非(nor)闪速存储阵列、与非(nand)闪速存储阵列、动态随机存取存储器(dynamic random-access memory，dram)阵列等。然而，2d存储阵列已经接近缩放极限，存储密度无法进一步提高。
技术实现思路
1、本申请提供的一种存储单元及存储块，旨在解决现有2d存储阵列已经接近缩放极限，存储密度无法进一步提高的问题。
2、本申请一方面提供一种存储块。该存储块包括存储阵列，存储阵列包括多个堆叠条状结构和多个半导体结构对，多个堆叠条状结构沿列方向间隔分布，每个堆叠条状结构沿行方向延伸，且包括沿高度方向交替层叠的绝缘条和导电条；其中，每两个相邻的堆叠条状结构之间设置若干半导体结构对，两个相邻的堆叠条状结构及设置于其之间的若干半导体结构对参与形成一行存储子阵列，两个相邻的堆叠条状结构中的导电条作为该行存储子阵列的控制栅；每行存储子阵列包括沿行方向分布的多个存储单元组，每个存储单元组包括一对应的半导体结构对以及一基底电极结构，半导体结构对包括在列方向上并排间隔设置的两个半导体结构，基底电极结构设置在两个半导体结构之间，半导体结构和基底电极结构分别沿高度方向延伸。
3、进一步地，每个半导体结构包括源区半导体结构、漏区半导体结构以及设置在源区半导体结构与漏区半导体结构之间的沟道半导体结构，
4、进一步地，每个存储单元组中，两个半导体结构的源区半导体结构在列方向上并排间隔设置，两个半导体结构的漏区半导体结构在列方向上并排间隔设置，每个半导体结构的漏区半导体结构与基底电极结构在垂直于列方向的平面上的投影重合。
5、进一步地，每个存储单元组中，在垂直于高度方向的平面上，两个半导体结构的沟道半导体结构的横截面分别呈弧状设置，且朝向远离彼此的方向弯曲。
6、进一步地，每个存储单元组对应的两个堆叠条状结构中，每个导电条作为该存储单元组的控制栅，用于构成一个存储单元，每个存储单元匹配对应的导电条的至少部分、基底电极结构的至少部分、以及对应的半导体结构中的沟道半导体结构、源区半导体结构以及漏区半导体结构的至少部分；在列方向上，每个存储单元组第一侧的堆叠条状结构作为与该存储单元组对应的第一堆叠条状结构，每个存储单元组第二侧的堆叠条状结构作为与该存储单元组对应的第二堆叠条状结构，第一侧和第二侧相对；第一堆叠条状结构中的每个导电条作为该存储单元组的第一控制栅，用于构成一个第一存储单元；第二堆叠条状结构中的每个导电条作为该存储单元组的第二控制栅，用于构成一个第二存储单元。
7、进一步地，非边缘处的每个堆叠条状结构对应两行存储子阵列，非边缘处的每个堆叠条状结构中的每个导电条作为对应的一行存储子阵列中的每个存储单元组的控制栅，用于构成一个第一存储单元，并作为对应的另一行存储子阵列中的每个存储单元组的第二控制栅，用于构成一个第二存储单元；每个堆叠条状结构中的每个导电条作为一条字线。
8、进一步地，每个存储单元组对应两个堆叠条状结构；每个存储单元组还包括两个存储结构，每个存储结构设置在对应的一个半导体结构与对应的一个堆叠条状结构之间。
9、进一步地，存储结构为电荷能陷存储结构，且沿高度方向延伸；存储结构包括第一介质结构、电荷存储结构和第二介质结构，第一介质结构设置在电荷存储结构与对应的一个堆叠条状结构之间，电荷存储结构设置在第一介质结构与第二介质结构之间，第二介质结构设置在电荷存储结构与对应的一个半导体结构之间。
10、进一步地，存储结构包括沿高度方向分布的多个浮栅存储结构，每个浮栅存储结构参与形成一个存储单元；浮栅存储结构包括浮栅结构和包裹浮栅结构的介质层，每个存储单元中，浮栅存储结构设置在对应的一个导电条与对应的一个半导体结构之间，且浮栅结构的任意表面均被介质层覆盖。
11、进一步地，每个存储单元组进一步包括沿高度方向延伸的源极结构和漏极结构；其中，源极结构分别与两个半导体结构的源区半导体结构连接，漏极结构分别与两个半导体结构的漏区半导体结构连接。
12、进一步地，每个存储单元组对应两个堆叠条状结构；对于每个存储单元组，源极结构与对应的两个堆叠条状结构之间通过绝缘介质间隔，漏极结构与对应的两个堆叠条状结构之间通过绝缘介质间隔。
13、进一步地，每个存储单元组中，源极结构、漏极结构以及两个半导体结构所围设形成的区域内设置有第一绝缘结构；基底电极结构设置于源极结构、漏极结构以及半导体结构所围设形成的区域内，基底电极结构与源极结构、漏极结构以及半导体结构之间通过第一绝缘结构间隔设置。
14、进一步地，在行方向上，每个存储单元组中的源极结构/漏极结构与相邻的另一存储单元组中的源极结构/漏极结构之间，设置有第二绝缘结构；或者在行方向上，两个相邻的存储单元组包括漏极结构、两个半导体结构、源极结构、两个半导体结构以及漏极结构，以共享同一源极结构，且相邻两个存储单元组中的漏极结构与相邻的另一相邻两个存储单元组中的漏极结构之间，设置有第二绝缘结构。
15、进一步地，相邻两行存储子阵列中的存储单元组彼此对齐或者彼此错位。
16、本申请通过设置存储阵列包括多个堆叠条状结构和多个半导体结构对，多个堆叠条状结构沿列方向间隔分布，每个堆叠条状结构沿行方向延伸，且包括沿高度方向交替层叠的绝缘条和导电条，其中，每两个相邻的堆叠条状结构之间设置若干半导体结构对，两个相邻的堆叠条状结构及设置于其之间的若干半导体结构对参与形成一行存储子阵列，两个相邻的堆叠条状结构中的导电条作为该行存储子阵列的控制栅，每行存储子阵列包括沿行方向分布的多个存储单元组，每个存储单元组包括一对应的半导体结构对以及一基底电极结构，半导体结构对包括在列方向上并排间隔设置的两个半导体结构，基底电极结构设置在两个半导体结构之间，半导体结构和基底电极结构分别沿高度方向延伸，提供了一种三维堆叠的结构，有利于提高存储块的存储密度。
17、本申请另一方面提供一种存储单元。该存储单元包括半导体组件、控制栅以及至少一个基底电极。其中，半导体组件包括源区半导体、漏区半导体以及沟道半导体，沟道半导体设置在源区半导体和漏区半导体之间，并与源区半导体和漏区半导体并排设置。控制栅对应于沟道半导体设置于半导体组件的一侧。至少一个基底电极对应于源区半导体和漏区半导体中的至少一个且电连接对应的源区半导体和/或漏区半导体的另一侧，用于被施加基底电压。
18、进一步地，控制栅与半导体组件之间设置有存储组件；基底电极与源区半导体和/或漏区半导体之间设置有中间介质层。
19、进一步地，存储组件为电荷能陷存储组件，电荷能陷存储组件包括第一介质层、电荷存储层和第二介质层，第一介质层设置在电荷存储层本文档来自技高网...
【技术保护点】
1.一种存储块，其特征在于，包括：
2.根据权利要求1所述的存储块，其特征在于，
3.根据权利要求2所述的存储块，其特征在于，
4.根据权利要求2所述的存储块，其特征在于，
5.根据权利要求2所述的存储块，其特征在于，
6.根据权利要求5所述的存储块，其特征在于，
7.根据权利要求1所述的存储块，其特征在于，
8.根据权利要求7所述的存储块，其特征在于，
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15.一种存储单元，其特征在于，包括：
16.根据权利要求15所述的存储单元，其特征在于，
17.根据权利要求16所述的存储单元，其特征在于，
<...【技术特征摘要】
1.一种存储块，其特征在于，包括：
2.根据权利要求1所述的存储块，其特征在于，
3.根据权利要求2所述的存储块，其特征在于，
4.根据权利要求2所述的存储块，其特征在于，
5.根据权利要求2所述的存储块，其特征在于，
6.根据权利要求5所述的存储块，其特征在于，
7.根据权利要求1所述的存储块，其特征在于，
8.根据权利要求7所述的存储块，其特征在于，
9.根据权利要求7所述的存储块，其特征在于，
10.根据权利要求2所述的存储块，其特征在于，
11.根据权利要求10所述的存储块，其特征在于，
12.根据权...
【专利技术属性】
技术研发人员：曹开玮，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：
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